邏輯電路的分析

㈠ 組合邏輯電路怎麼分析

一、組合邏輯電路的分析流程

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。 組合邏輯電路的分析分以下幾個步驟：

（1）有給定的邏輯電路圖，寫出輸出端的邏輯咐做表達式；

（2）列出真值表；

（3）通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。

二、組合邏輯電路的設計步驟

(1) 由實際邏輯問題列出真值表;

(2) 由真值表寫出邏輯表達式;

(3) 化簡、變換輸出邏輯表達式；

(4) 畫出邏輯圖。

(1)邏輯電路的分析擴展閱讀

常見的算術運算電路有：

1、半加器與全加器

①半加器

兩個數A、B相加，只求本位之和，暫不管低位送來的進位數，稱之為「半加」。

完成半加功能的邏輯電路叫半加器。實際作二進制加法時，兩個加數一般都不會是一位，因而不舉簡孫考慮低位進位的半加器是不能解正鏈決問題的 。

②全加器

兩數相加，不僅考慮本位之和，而且也考慮低位來的進位數，稱為「全加」。實現這一功能的邏輯電路叫全加器。

2、加法器

實現多位二進制數相加的電路稱為加法器。根據進位方式不同，有串列進位加法器和超前進位加法器兩種 。

①四位串列加法器：如T692。優點：電路簡單、連接方便。缺點：運算速度不高。最高位的計算，必須等到所有低位依此運算結束，送來進位信號之後才能進行。為了提高運算速度，可以採用超前進位方式 。

②超前進位加法器：所謂超前進位，就是在作加法運算時，各位數的進位信號由輸入的二進制數直接產生。

㈡ 邏輯電路如何分析

第一個圖的邏輯表達式為：A⊙B，第二個圖的邏輯表達式為：A⊕B。

過程：

第一個邏輯電路圖：F=（A非+B非）（A+B）非

=（A非A+A非B+B非A+B非B）非

=（A非B+B非A）非

=A⊕B非

=A⊙B

第二個邏輯電路圖：F=[（（AB非）非）（（A非B）非）]非

=AB非+A非B=A⊕B。

(2)邏輯電路的分析擴展閱讀：

常用的門電路：

非門，利用內部結構，使輸入的電平變成相反的電平，高電平（1）變低電平（0），低電平（0）變高電平（1）。

與門，利用內部結構，使輸入兩個高電平（1），輸出高電平（1），不滿足有兩個高電平（1）則輸出低電平（0）。

或門，利用內部結構，使輸入至少一個輸入高電平（1），輸出高電平（1），不滿足有兩個低電（0）輸出高電平（1）。

與非門，利用內部結構，使輸入至多一個輸入高電平（1），輸出高電平（1），不滿足有兩個高電平（1）輸出高電平（1）。

或非門，利用內部結構，使輸入兩個輸入低電平（0），輸出高電平（1），不滿足有至少一個高電平（1）輸出高電平（1）。

異或門，當輸入端同時處於低電平（0）或高電平型姿（1）時，輸出端輸出低電平（0），當輸入端一個為高電平（1），另一個為低電平時（0），輸出端輸出高電平（1）。

同或門，當輸入端同時輸入低電平（0）或高電平（1）時，輸出端輸出梁租氏高電平（1），當輸入端一個為高電平（1），另一個為低電平時（0），輸出端輸出低電平（0）。橡散

參考資料來源：網路-邏輯電路

㈢ 邏輯電路功能分析

這是一個輸入判同電路，當A、B、C相同時，輸出為0，否則為1。

㈣ 組合邏輯電路的分析是指什麼

組合邏輯電路的分析，是指對電路的狀態變化過程進行分析，進而得出電路所要實現專的功能。
組合屬邏輯電路的分析包含如下過程：
1、根據邏輯電路寫出邏輯表達式。
2、邏輯表達式化簡。
3、根據邏輯表達式畫出真值表。
4、根據真值表畫出狀態圖，並且進行時序分析。
5、根據時序分析，得出電路的邏輯功能。

㈤ 數電基礎：時序邏輯電路的時序分析

目錄

1.組合邏輯延遲

2.時鍾輸出延遲Tco

3.同步系統中時鍾頻率

3.1 建立時間與保持時間都滿足

3.2 建立/保持時間不滿足

（1） Tcomb太大導致建立時間不滿足

（2） 器件的固有保持時間增大（老化）使得保持時間違例

4. 時鍾偏斜及其影響

4.1時鍾偏斜的物理意義

4.2 時鍾偏斜對時序的影響

（1） 對於未引入時鍾偏斜時，保持時間與建立時間均不為例必要條件：

（2）引入時鍾偏斜後的時序圖如下（Tskew21>0）

（3）引入時鍾偏斜也可能會導致保持時間違例，進而輸出亞穩態的情況（Tskew21>0）

（4）Tskew21 <0時，即clk2先於clk1到達其時鍾端，保持時間就比較容易滿足了，但對滿足建立時間就有所要求了。

4.3實例介紹

1.組合邏輯延遲

布線延遲與門延遲

    數字邏輯電路中，任何輸出信號到輸入信號之間都有一定的線路延遲，把這種線路延遲叫做布線延遲。當數字邏輯電路經過門電路時，同樣會造成一定的延遲，我們把這個延遲叫做門延遲。

圖1布線延遲

圖2：門延時

2.時鍾輸出延遲Tco

    clock to out的時間，即從時鍾觸發到數據輸出的時間。這是針對觸發器器件而言，是觸發器的固有參數，不同廠家或不同批次的器件 該參數有差異。

圖3：Tco

3.同步系統中時鍾頻率

圖4：同步系統典型電路圖

Tsu      :  觸發器建立時間

Th        ： 觸發器保持時間

T          ： 電路的工作周期

Tco      :  時鍾輸出延遲

Tskew ： 時鍾偏斜(clock skew)，又稱為時鍾偏移，是指時鍾信號到達數字電路各部分所用時間差異。

Tcomb： 組合邏輯的延遲。

                                                                            時鍾偏移Skew = 0

    為由淺入深，假設 Skew = 0，即說明時鍾到達所有器件的時間相同，沒有差異，那麼圖中時鍾上升沿1到時鍾上升沿2之間剛好相隔一個工作周期T。下面介紹幾種情況下的同步時序電路模型的時序圖，圖中標注了說明。

3.1 建立時間與保持時間都滿足

    下圖為同步時序電路模型時序圖1（Tskew=0，建立時間和保持時間都滿足）：

圖6：建立保持時間時序圖1分析

核心知識點：

(1) Tco+Tcomb將導致數據會延遲到達下一個觸發器，要想數據到達下一個觸發器時滿足建立時間的要求，則必要條件為：

T-(Tco+Tcomb)>Tsu，即有T>Tco+Tcomb+Tsu。因此一個電路搭建好後，會有一個最小的工作周期Tmin=Tco+Tcomb或者最大的工作頻率1/Tmin。

(2) 一般電路的工作時鍾不是其所能跑的最高頻率，那麼其實際工作周期要大於其支持的最小工作周期，這個差值就是建立時間的裕量Ts_slack。反映在計算公式上即為：Ts_slack=T-Tmin=T-(Tco+Tcomb)。會不會出現T-(Tco+Tcomb)<Tsu呢？這不就是建立時間違例的情況嗎？怎麼解決呢？看下面分析。

(3) Tco+Tcomb將會導致數據延遲到達下一個觸發器，而下一個觸發器不僅僅要求數據提前到達保持穩定一段時間，還要求數據被打入後保持一段時間穩定。假設數據源變化速率很慢，慢於時鍾速率問題不大因為相鄰周期觸發器采樣的是同一個值送往下一個寄存器，但同步系統中，數據一般跟隨時鍾同步跳轉，即一個cycle會跳變一次，即數據保持一個時鍾周期T的穩定狀態。如此，本級寄存器在當前時鍾采樣的數據經過Tco+Tcomb延遲後到達下一級觸發器，那麼數據在下級觸發器在下次時鍾上升沿被打入後仍然會保持Tco+Tcomb時間。下級觸發器要想滿足保持時間，其必要條件為：Tco+Tcomb>Th .

(4)一般Tco+Tcomb不可能剛好等於Th的，因此當Tco+Tcomb大於Th，那麼Th-slack =Tco+Tcomb-Th。會不會出現Tco+Tcomb小於Th呢？這不就是保持時間違例的情況嗎，遇到這種情況怎麼辦呢？下面也有介紹。

綜上：要想時序收斂，就是建立保持時間不違例，二者缺一不可。

3.2 建立/保持時間不滿足

（1） Tcomb太大導致建立時間不滿足

      下圖為同步時序電路模型時序圖2（Tskew =0，組合邏輯延遲太大，導致建立時間不能滿足）：

圖7：建立時間違例時序圖2分析

  解決1：可通過降頻（增大周期）以滿足建立時間

      下圖為同步時序電路模型時序圖3（Tskew = 0，增加時鍾周期以滿足建立時間）：

圖8：時鍾頻率降頻

解決2：優化組合邏輯

解決3：切割組合邏輯

詳見：如何提高電路工作頻率

（2） 器件的固有保持時間增大（老化）使得保持時間違例

圖9：保持時間違例時序圖分析

解決：當不滿足保持時間時，通過增大組合邏輯延遲Tcomb來是保持時間滿足

圖10：保持時間違例解決

                                                                            當 Tskew不等於0

之前為了簡單介紹知識點 ，未引入時鍾偏移Tskew，但時間電路中是存在時間偏移的，分析時候不可忽視。

4. 時鍾偏斜及其影響

圖11

4.1時鍾偏斜的物理意義

              時鍾偏移指定了同時發生的兩個時鍾信號經過時鍾驅動器或布線後到達時間上的差異。

4.2 時鍾偏斜對時序的影響

            下圖給出了未引入和引入時鍾偏斜（clock skew）後的同步時序電路圖對比模型:

圖12

（1） 對於未引入時鍾偏斜時，保持時間與建立時間均不為例必要條件：

                  保持時間不違例：Tco+Tcomb > Th；

                  建立時間不違例：T>Tco+Tcomb+Tsu。

          因此不會產生輸出亞穩態現象。也可推出 (T-Tco-Tsu) >  Tcomb > (Th-Tco) ，即對組合邏輯延遲的要求。

  【注意】：這裡面只有時鍾周期T和組合邏輯延遲Tcomb可變。

（2）引入時鍾偏斜後的時序圖如下（Tskew21>0）

            圖12中，由於引入了Tskew21（>0）,導致FF2的時鍾段clk2的時序相對於FF1的clk1延後了Tskew，但上圖的情況屬於並未導致保持時間違例，因此未發生輸出亞穩態現象。

            仔細分析就可以看出，相對於未引入時鍾偏斜時的保持時間裕量（Th-slack = Tco+Tcomb-Th）。此情況中FF2的保持時間裕量變成了Th-slack = Tco+Tcomb-Th-Tskew21，減少了Tskew21。（原因就clk2滯後Tskew21,導致保持時間的起點和終點相對於數據延後了）。

                    1.保持時間不違例：Tco+Tcomb-Tskew21>Th

                                即依舊有Th-slack=Tco+Tcomb-Th-Tskew21>0，即Tco+Tcomb-Tskew21>Th ;

                      2.建立時間不違例：T+Tskew21>Tco+Tcomb+Tsu

            只要未引入時鍾偏移的時候（Tskew21 == 0）的時候,就滿足建立時間要求 T>Tco + Tcomb +Tsu，那麼引入Tskew後，時鍾  Clk2相對於數據滯後，更能夠滿足建立時間了。甚至之前尚不滿足建立時間要求即T < Tco + Tcomb + Tsu情況下，在引入  Tskew後，就有T+Tskew > Tco +Tcomb + Tsu滿足了建立時間。

（3）引入時鍾偏斜也可能會導致保持時間違例，進而輸出亞穩態的情況（Tskew21>0）

        1.保持時間違例：Tco+Tcomb-Tskew21<Th

                當引入的 Tskew21不夠大時，沒有超過保持時間裕量問題不大，但如果Tskew21太大，Tskew21>Tco+Tcomb-Th=Th-slack(未引入偏移時的裕量)，就不再滿足保持時間的要求，也會導致輸出亞穩態。如下圖所示；

        2.建立時間必然不違例

                如情況（2）種描述，只要在未引入時鍾偏移的情況下滿足建立時間，那麼只要Tskew21>0就會必定不違例。並且建立時間的裕量： Ts_slack =Tskew+ (T - Tco -Tcomb -Tsu)增加了Tskew。（情況（2）的建立時間也是如此，在此補充一下）

（4）Tskew21 <0時，即clk2先於clk1到達其時鍾端，保持時間就比較容易滿足了，但對滿足建立時間就有所要求了。

          1.保持時間必然不違例

                因為在未引入偏移時候就有Tco+Tcomb > Th，只要Tskew21<0，則Tco+Tcomb-Tskew21 >Th必然滿足。

            2. 建立時間不違例：T+Tskew21  >  Tco+Tcomb+Tsu

            需要注意的是此時的Tskew21 < 0，因此 T > Tco+Tcomb+Tsu-Tskew21，此時最小時鍾周期Tmin=Tco+Tcomb+Tsu-Tskew21 變大了，支持的最大時鍾頻率減小了。

標題

（5）同理，當Tskew21<0  並且T+Tskew21 < Tco+Tcomb+Tsu , 此時建立時間就違例了，就會產生輸出亞穩態現象了。

4.3實例介紹

Ex1:

      通常我們可以假設邏輯門的延時為1+0.1k，其中k為邏輯門的輸入端個數。比如對於非門，只有一個輸入端，那麼其延時為1+1*0.1=1.1ns。現有觸發器的時序參數為:Tsu=0.6ns, Th=0.4ns, 0.8ns ≤ Tco ≤ 1.0 ns , 需要計算下面電路的最小時鍾周期：

答：  Tclkmin =Tco-max+Tcomb-max+Tsu=1.0+1.1+0.6=2.7ns。所以該電路最高可跑時鍾頻率為fmax=1/Tclkmin=370.37Mhz。

Ex2: 4位計數器電路如下圖所示：

電路中有很多電路中有很多路徑可以使觸發器開始（Enable）或結束（Disable），其中最長的路徑開始於觸發器Q0結束語Q3。電路中這種最長的路徑稱為關鍵路徑。如上圖中紅色路線，包括觸發器Q0的時鍾信號輸出至Q的延時Tco，3個與門，1個異或門以及建立時間Tsu，所以有：

                    Tclkmin = Tco+3* Tand+Txor+Tsu=1.0+3*1.2+1.2+0.6=6.4ns

        fmax = 1/Tclkmin =156.25Mhz

  電路的最短路徑是每個觸發器經過一個異或門到它自身，每條這樣的路徑的最小延時為Tco+Txor=0.8+1.2=2.0ns>Th=0.4ns, 所以電路中不存在時間違背。

Ex3：在上述Ex2中，是假定時鍾clk是同時到達4個觸發器的，即時鍾clk不存在clock skew、現在我們仍然假設時鍾信號clk同時到達Q0、Q1、Q2，但是到達Q3存在一個延時。這種時鍾信號到達觸發器的時間偏離稱為時鍾偏斜（clock skew）。關鍵路徑為Q0到Q3，然而Q3的時鍾偏斜具有減小延遲的作用。原因在於數據載入到觸發器之前就額外的時間，將時鍾偏斜skew=1.5ns計算在內，從Q0到Q3的路徑上時延為：      Tco+3*Tand+Txor+Tsu-Tskew=6.4-1.5=4.9ns（之前的時延為6.4ns）。此時從Q0到Q2的線路徑成為關鍵路徑：Tclkmin =Tco+2*Tand+Txor+Tsu=1.0+2*1.2+1.2+0.6=5.2ns，

fmax =1/Tclkmin =192.31Mhz。這種情況下，時鍾偏斜會提高時鍾頻率，但如果時鍾偏斜是負的，則會降低時鍾頻率。

由於時鍾偏斜的存在，數據載入到Q3會被延遲，對於所有開始於Q0，Q1，Q2而結束於Q3的路徑，載入的延時會提高觸發器維持時間的要求(Th+Tskew)，其中最短的路徑是從Q2到Q3，延遲為Tco + Tand + Txor = 0.8+ 1.2+1.2=3.2ns > Th+Tskew=1.9ns,所以不存在時間違背。

      對於時鍾偏斜值Tskew >= 2.8ns情況，可以看出存在時間違背，此時不論時鍾頻率多少，該電路都不可能可靠的工作。

    我們再看下面這個例子，在這個電路中有一條路徑開始於觸發器Q1, 經過一些邏輯門網路，在觸發器Q2的D端結束。由圖可知，時鍾信號到達觸發器前存在不同的延遲。假設觸發器Q1和Q2的時鍾信號延遲分別為t1和t2，這兩個觸發器之間的時間偏斜可定義為Tskew= t2-t1,假設電路中通過邏輯門路徑的最長延遲為TL,則這兩個觸發器的最小時鍾周期為Tclk-min=Tco+TL+Tsu-Tskew，因此如果t2-t1>0，則時鍾頻率會提升，否則時鍾偏斜會降低頻率。

為了計算觸發器Q2是否存在時間違背，需要確定觸發器的最短路徑。如果電路中通過邏輯門的最小延遲為Tl,且Tl+Tco<Th+Tskew, 將會產生時間違背。如果t2-t1>0,維持時間的限制將更難以滿足，而如果t2-t1<0,則較易滿足。

原文鏈接：https://blog.csdn.net/qq_26652069/article/details/90756790

㈥ 邏輯電路分析

1.根據邏輯電路寫出邏輯表達式。
2.邏輯表達式化弊襪簡。
3.根據爛卜虛邏輯表達式畫出真值表。飢燃

㈦ 組合邏輯電路的特點

組合邏輯電路的特點：組合電路是由邏輯門(表示的數字器件)和電子元件組成的電路，電路中沒有反饋，沒有記憶元件。

分析：

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計卜緩中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。 組合邏輯電路的分析分以下衡弊鋒幾個步驟：

（1）有給定的邏輯電路圖，寫出輸出端的邏輯表達式。

（2）列出真值表。

（3）通過真值表概括出邏輯功能，咐晌看原電路是不是最理想，若不是，則對其進行改進。

㈧ 時序邏輯電路的分析

1.A,B
2.B,C
3.A,D
4.B,C,D
5.A,C

㈨ 分析組合邏輯電路

組合邏輯電路的分析，是指對電路的狀態變化過程進行分析，進而得出電路所要實現的功能。
組合邏輯電路的分析包含如下過程：
1、根據邏輯電路寫出邏輯表達式。
2、邏輯表達式化簡。
3、根據邏輯表達式畫出真值表。
4、根據真值表畫出狀態圖，並且進行時序分析。
5、根據時序分析，得出電路的邏輯功能。

㈩ 時序邏輯電路的分析目的是什麼

目的：找出時序邏輯電路的狀態和輸出變數在輸入變數和時鍾信號作用下的變化規律。

1、分析電路結構,寫出各觸發器的驅動方程。

2、將驅動方程帶入相應的觸發器的特性方程,求得各觸發器的次態方程,也就是時序邏輯電路的狀態方程。

3、根據電路圖寫出輸出方程。

4、根據狀態方程和輸出方程,列出該時序帶電路的狀態表,畫出狀態圖或時序圖。

簡介

時序邏輯電路是數字邏輯電路的重要組成部分，時序邏輯電路又稱時序電路，主要由存儲電路和組合邏輯電路兩部分組成。它和我們熟悉的其他電路不同，其在任何一個時刻的輸出狀態由當時的輸入信號和電路原來的狀態共同決定，而它的狀態主要是由存儲電路來記憶和表示的。

同時時序邏輯電路在結構以及功能上的特殊性，相較其他種類的數字邏輯電路而言，往往具有難度大、電路復雜並且應用范圍廣的特點。

以上內容參考：網路-時序邏輯電路