門電路輸入

⑴ 請問為什麼TTL門電路輸入端什麼都沒接時為什麼相當於1呢

當A、B懸空時，三極體T1發射結截止，而集電結的二極體卻會導通，T2基極獲得電流而導通，那麼 T3也導通，從而輸出低電平；

若A=0，而B懸空，則T1基極電壓被拉至低電平，致使T2截止，T3截止，而T4導通，從而輸出高電平；

因此，從輸出結果看，A或B懸空就相當於輸入高電平；

⑵ 門電路的輸入低電平與高電平的值是否允許有一定的范圍

主要看你的系統如何定義高低電平，以及門電路的額定工作電壓，比如在51單片機系統中，5V是高電平，0V是低電平；比如在STM32系統中，3.3V是高電平，0V是低電平。

⑶ TTL門電路輸入端通過電阻接地相當於輸入什麼電平

低電平。

輸入端(沒有其它信號來源)通過電阻接地或不通過電阻接地均為低電平。

TTL輸入端如果不用，也不要懸空，不接電阻為高電平，但因為是高阻，很容易被干擾成低電平，一般是通過電阻到地，使之成為低電平或加上拉電阻到電源成為可靠的高電平。

(3)門電路輸入擴展閱讀：

數字電路中，把電壓的高低用邏輯電平來表示。邏輯電平包括高電平和低電平這兩種。不同的元器件形成的數字電路，電壓對應的邏輯電平也不同。在TTL門電路中，把大於3.5伏的電壓規定為邏輯高電平，用數字1表示；把電壓小於0.3伏的電壓規定為邏輯低電平，用數字0表示。數字電路中，數字電平從高電平（數字「1」）變為低電平（數字「0」）的那一瞬間叫作下降沿。

⑷ ttl門電路輸入端一般不懸空該怎樣接入一個電阻

COMS集成電路的輸入阻抗很高，輸入端懸空，會受到感應信號的干擾而誤認為是有效輸入信號，易出現錯誤的輸出，故引腳不可懸空。且由於COMS的內部為MOS管，故電流非常小，所以引腳不論是接大電阻還是小電阻，都算低電平。
對TTL門電路來說具有輸入特性和負載特性，存在開門電阻Ron和關門電阻Roff，若Ri小於關門電阻，則相當於引腳接了低電平；反之，若Ri大於開門電阻，則相當於引腳接了高電平。在使用TTL與非門時，如果輸入信號數比輸入端少，就會有多餘輸入端。多餘輸入端若處於懸空狀態就相當於接了RI=無窮的電阻，即相當與接高電位，對電路的邏輯功能無影響。但為了避免多餘輸入端拾取干擾，一般將多餘輸入端接高電平，或者與有用端並接。

⑸ 為什麼CMOS門電路的輸入端通過電阻接地時，總是相當於低電平

就是把輸入端通過電阻接到了地，COMS元件是電壓控制的，輸入電流很小（近乎是0），在電阻上的壓差幾乎是0（歐姆定律），也就是電阻兩端電位相等，地就是0電位，就是低電平。

因為CMOS電路輸入阻抗很高，輸入端通過電阻接地時，所以相當於低電平。

CMOS是高阻抗電路，輸入端通過電阻接地就是把輸入端下拉到低電平，因為這個電阻遠小於輸入阻抗。

(5)門電路輸入擴展閱讀：

由於兩管柵極工作電壓極性相反，故將兩管柵極相連作為輸入端，兩個漏極相連作為輸出端，如圖1(a)所示，則兩管正好互為負載，處於互補工作狀態。

當輸入低電平(Vi=Vss)時，PMOS管導通，NMOS管截止，輸出高電平，如圖1(b)所示。·

當輸入高電平（Vi=VDD）時，PMOS管截止，NMOS管導通，輸出為低電平，如圖1(c)所示。

兩管如單刀雙擲開關一樣交替工作，構成反相器。

⑹ 為什麼門電路的輸入端經過電阻接地其狀態與阻值有關

ttl邏輯門輸入端通過小電阻入地，相當於接低電平；
通過大電阻入地，相當於接高電平；
如果接在vcc上，無論是直接相連、通過小電阻、通過大電阻，都是輸入的高電平；
大電阻指的是大於「開門電阻」，小電阻指的是小於「關門電阻」。
oc門的輸出相「線與」，兩個oc門的輸出只要有一個為0，則輸出就是0，否則為1.
解釋：oc
指的是開集電極輸出，npn三極體發射極接地，從集電極輸出。顯然如果三極體開通，則集電極為0；如果不開通，集電極懸空的話，既不是1也不是0，所以往往要通過外接電阻連到vcc,
兩oc門三極體集電極連在一起，又通過電阻接到vcc,當然是只要一個開通，輸出就是0
沒有畫圖，因為上傳圖片很可能不能提交，見諒。
望採納。

⑺ TTL 門電路和CMOS門電路輸入端懸空有什麼區別

TTL 門電路和CMOS門電路輸入端懸空的區別：

1、結構不同。

TTL門電路是由晶體管構成的邏輯電路，CMOS門電路以MOS管作為開關器件的門電路是CMOS門電路，其中為P-MOS管和N-MOS管構成互補的結構形式。

2、電壓電流不同。

由於器件的電壓不同，TTL電路和CMOS電路定義的高低電平電壓以及電流不一樣.。所謂的需要加TTL信號就是可以以TTL標準的高或低電平信號來觸發它，而所謂的TTL信號是一個電平標准。

(7)門電路輸入擴展閱讀：

門電路的相關要求規定：

1、從邏輯關系看，門電路的輸入端或輸出端只有兩種狀態，無信號以「0」表示，有信號以「1」表示。也可以這樣規定：低電平為「0」，高電平為「1」，稱為正邏輯。反之，如果規定高電平為「0」，低電平為「1」稱為負邏輯

2、凡是對脈沖通路上的脈沖起著開關作用的電子線路就叫做門電路，是基本的邏輯電路。門電路可以有一個或多個輸入端，但只有一個輸出端。

3、門電路的各輸入端所加的脈沖信號只有滿足一定的條件時，「門」才打開，即才有脈沖信號輸出。從邏輯學上講，輸入端滿足一定的條件是「原因」，有信號輸出是「結果」，門電路的作用是實現某種因果關系──邏輯關系。

⑻ 門電路多餘輸入端接地和接0，懸空和接1各有什麼區別

多餘輸入端接地和接0是一個意思，都是接的低電位；懸空和接1也是一回個意思，都是高電答位。

但是CMOS電路的輸入端是不允許懸空的，因為懸空會使電位不定，破壞正常的邏輯關系。另外，懸空時輸入阻抗高，易受外界雜訊干擾，使電路產生誤動作，而且也極易造成柵極感應靜電而擊穿。

所以「與」門，「與非」門的多餘輸入端要接高電平，「或」門和「或非」門的多餘輸入端要接低電平。若電路的工作速度不高，功耗也不需特別考慮時，則可以將多餘輸入端與使用端並聯。

(8)門電路輸入擴展閱讀

門電路應用注意事項：

對於或門及或非門的多餘輸入端，可以使其輸入低電平。具體措施是通過小於500Ω的電阻接地或直接接地。

在前級門的扇出系數有富餘時，也可以和有用輸入端並聯連接。對於與或非門，若某個與門多餘，則其輸入端應全部輸入低電平（接地或通過小於500Ω的電阻接地），或者與另外同一個門的有用端並聯連接（但不可超出前級門的扇出能力）。

若與門的部分輸入端多餘，處理方法和單個與門方法一樣。

⑼ 解釋CMOS門電路的輸入端為什麼不能懸空

這是有MOS管的特性決定的，MOS管輸入阻抗很大（柵極源極之間有一層氧化層），輸入阻抗大，對微弱信號的捕捉能力就很強（簡單地把干擾源等效為一個理想電壓源和一個內阻的串聯，根據分壓原理可知輸入電阻越大輸入的分壓越大），所以懸空時很容易受周圍信號的干擾。

靜態功耗低，每門功耗為納瓦級；邏輯擺幅大，近似等於電源電壓。抗干擾能力強，直流雜訊容限達邏輯擺幅的35%左右。可在較廣泛的電源電壓范圍內工作，便於與其他電路介面，速度快，門延遲時間達納秒級；在模擬電路中應用，其性能比NMOS電路好；與NMOS電路相比，集成度稍低。

(9)門電路輸入擴展閱讀：

由於兩管柵極工作電壓極性相反，故將兩管柵極相連作為輸入端，兩個漏極相連作為輸出端，如圖1(a)所示，則兩管正好互為負載，處於互補工作狀態。

當輸入低電平(Vi=Vss)時，PMOS管導通，NMOS管截止，輸出高電平。·

當輸入高電平（Vi=VDD）時，PMOS管截止，NMOS管導通，輸出為低電平。

在復雜直流電路中，某一段電路里的電流真實方向很難預先確定，在交流電路中，電流的大小和方向都是隨時間變化的。這時，為了分析和計算電路的需要，引入了電流參考方向的概念，參考方向又叫假定正方向。

所謂正方向，就是在一段電路里，在電流兩種可能的真實方向中，任意選擇一個作為參考方向（即假定正方向）。當實際的電流方向與假定的正方向相同時，電流是正值；當實際的電流方向與假定正方向相反時，電流就是負值。

⑽ 門電路有多少個輸入

一般集成門電路有2-4個輸入端。