表決性電路

『壹』 多數表決電路,要求A、B、C三人中只要有兩人以上（包括兩人）同意,則決議就能通過，其中A有表決權

ABC中三個人，只要兩人包括同意就可以解決的

『貳』 設計一個三人表決電路，當多數人同意時，議案通過，否則不通過 要求分別用 下電路晶元實現:

1）門電路：

2）4LS138是一個3-8解碼器，把對應於輸入為011，101，110，111的輸出端（4個）經門電路組合後即可。（電路圖略）

『叄』 設計一個表決電路，要求輸出信號的電平與三個輸入信號的多數電平一致（要求用與非門實現）

摘要 組合邏輯電路組合邏輯電路 概述 概述 一、組合邏輯電路的特點 邏輯功能特點電路在任何時刻的輸出狀態只取決於該時刻的輸入 狀態，而與原來的狀態無關。 m-1組合邏輯 電路 二、組合電路邏輯功能的表示方法 真值表，卡諾圖，邏輯表達式，時間圖(波形圖) 三、組合電路分類 按邏輯功能不同： 加法器 比較器 編碼器 解碼器 數據選擇器和分配器 只讀存儲器 按開關元件不同： CMOS TTL 按集成度不同： SSI MSI LSI VLSI 組合電路的基本分析方法一、分析方法 邏輯圖 邏輯表達式 化簡 真值表 說明功能 分析目的： 確定輸入變數不同取值時功能是否滿足要求； 得到輸出函數的標准與或表達式，以便用MSI、 LSI 實現； 得到其功能的邏輯描述，以便用於包括該電路的系 統分析。 變換電路的結構形式(如：與或 表達式真值表 功能判斷輸入信號極性是否相同的電路— 符合電路 分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。 ABAB WCWC XDXD 分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。 化簡ABC ABAB ABCD 分析圖中所示電路的邏輯功能，輸入信號A、B、C、D是一組二進制代碼。 功能說明：當輸入四位代碼中1 的個數為奇數時輸出 為1，為偶數時輸出為0 —檢奇電路。 ABCD 3.1.2組合電路的基本設計方法 一、設計方法 邏輯抽象 列真值表 寫表達式 化簡或變換 畫邏輯圖 邏輯抽象： 根據功能要求列出真值表根據所用元器件(分立元件或集成晶元)的情況將 函數式進行化簡或變換。 化簡或變換： 設定變數：二、設計舉例 設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數電平一致。 設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數電平一致。 列真值表(2)寫輸出表達式並化簡 ABC ABAC BC ABAC BC ABAC BC 設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數電平一致。 二、設計舉例 設計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數電平一致。 用與門和或門實現AB AC BC ABBC AC—用與非門實現 AB AC BC 設計一個監視交通信號燈工作狀態的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視 為故障狀態，發出報警信號，提醒有關人員修理。 (1)邏輯抽

『肆』 表決器電路設計

呵呵,是個純數電問題抄。
作為數電的這種問題，你應該首先知道有幾個輸入、幾個輸出。
以9人為例，即9個輸入端，3個輸出端；輸入端有「棄權」後，就有3種信號了，所以要再加解碼器和數據選擇器。
另外，強調一下有4人棄權後的再議問題，可以單獨對「棄權」這個信號進行技數大於等4時，輸出直接就是「再議」，考慮它的優先順序（74LS148）。
很懷念以前參加全國大學生電子設計大賽的日子，這個思路應該差不多。

『伍』 設計一個三人表決電路，結果按「少數服從多數」的原則確定，邏輯電路要求全用與非門實現。）

真值表：

ABC Y

000 0

001 0

010 0

011 1

100 0

101 1

110 1

111 1

邏輯函數表達式：

Y＝AB＋BC＋CA。

(5)表決性電路擴展閱讀：

邏輯電路分組合邏輯電路和時序邏輯電路。前者由最基本的「與門」電路、「或門」電路和「非門」電路組成，其輸出值僅依賴於其輸入變數的當前值，與輸入變數的過去值無關—即不具記憶和存儲功能。

後者也由上述基本邏輯門電路組成，但存在反饋迴路—它的輸出值不僅依賴於輸入變數的當前值，也依賴於輸入變數的過去值。

由於只分高、低電平，抗干擾力強，精度和保密性佳。廣泛應用於計算機、數字控制、通信、自動化和儀表等方面。最基本的有與電路、或電路和非電路。

『陸』 設計表決電路

『柒』 設計一個多數表決電路

BC相或，結果 與A

『捌』 三人表決電路當多數人同意時議案通過否則不通過要求分別用 下電路晶元實現1）門電路2) 線解碼器 4LS1 38

怎麼這樣出題的，都可以，但使用138解碼器+與非門電路最為方便。

『玖』 設計一個三人表決電路，ABC c具有否定權，用與非門實現怎麼做求教

表決是2人及以上通過有效，但由於C有否決權，所以只有在C通過A或B的表決才有效。

1、邏輯表達式Y=AC+BC=[（AC）'（BC）']'

2、邏輯電路圖：