epm電路

1. epm7064aeti44-7和epm7064aeti44-7n有什麼區別

針對Altera EPM7032AE晶元解密，世紀芯反向研究事業部經過多年實踐證明和反復實驗驗證已成功完成Altera EPM7032AE晶元解密等Altera晶元解密研究。現面向國內外客戶提供價格優惠的Altera EPM7032AE晶元解密，晶元破解及其他系列Altera FPGA晶元解密、Altera CPLD晶元解密、Altera ASIC晶元解密服務。
EPM7032AE是Altera公司推出的MAX7000系列中的EPM7032AE系列CPLD器件。包括EPM7032AELC44-4,EPM7032AELC44-4N,EPM7032AELC44-7, EPM7032AELC44-7N, EPM7032AELC44-10, EPM7032AELC44-10N,EPM7032AETC-4,EPM7032AETC-4N,EPM7032AETC-7,EPM7032AETC-7N,EPM7032AETC-10,EPM7032AETC-10N, EPM7032AETI44-7, EPM7032AETI44-7N等。
MAX7000高性能CPLD
Altera的 MAX 7000 CPLD基於先進的多陣列矩陣（MAX）架構，為大量應用提供了世界級的高性能解決方案。基於電可擦除可編程只讀存儲器（EEPROM）的MAX7000產品採用先進的CMOS工藝製造，提供從32到512個宏單元的密度范圍，速度達3.5 ns的管腳到管腳延遲。MAX 7000器件支持在系統可編程能力（ISP），可以在現場輕松進行重配置。Altera提供5.0V，3.3V和 2.5V核電壓的MAX 7000 器件
EPM7032AE晶元特性
■高性能3.3 - V的EEPROM的可編程邏輯基礎器件（PLD）的第二代多陣列矩陣內置架構
■3.3 - V在系統可編程能力（ISP），通過內置的IEEE標准。 1149.1聯合測試行動組（JTAG）介面與 先進的引腳鎖定功能
- 最大7000AE設備在系統編程（ISP）的電路符合IEEE標准。 1532
- EPM7128A並EPM7256A設備的ISP電路兼容 IEEE標准。 1532
■內置的邊界掃描測試（英國夏令）電路符合IEEE標准。 1149.1
■支持JEDEC的果醬標准測試和編程語言（STAPL）JESD - 71
■增強的ISP功能
- 增強的互聯網服務供應商更快的編程（演算法不包括EPM7128A並EPM7256A設備）
- ISP_Done位，以確保完整的編程（不包括EPM7128A並EPM7256A設備）
- 上拉電阻的I / O引腳在系統內編程
■引腳兼容與流行的5.0 - V最大7000S設備
■高密度可編程邏輯器件，從600到10,000可用蓋茨
■擴展的溫度范圍
■4.5 - ns的引腳對引腳與邏輯計數器頻率可達延誤227.3兆赫
■MultiVoltTM I / O介面使設備運行在3.3核心V，而的I / O引腳兼容5.0伏，3.3 V和2.5 V邏輯電平
■針數不等的一個變種礎X 7000AE
■支持熱插拔的設備訧A）?000AE
■可編程互連陣列（PIA）的連續路由結構快速，可預測的性能
■PCI兼容
■巴士友好的架
■開漏輸出選項
■可編程宏單元寄存器與個別清晰，預置，時鍾，時鍾使能控制
■可編程上電狀態寄存器中的宏最大7000AE設備
■可編程的專利設計的保護安全位
■兩個具有全局時鍾信號可選反轉
■增強互連改進繞線資源
■快速輸入設置時間從我由一個專門的路徑提供/ O引腳宏單元寄存器
■可編程的接地壓擺率控制
■軟編設計接持和腳
■軟體設計支持和自動布局布線提供基於Windows的個人電腦和Sun Altera的開發系統SPARC工作站和HP 9000系列800分之700工作站
■其他設計輸入和模擬提供支持中土2 0 0 3 0 0網表文件時，（防止山泥傾瀉）參數化模塊庫，用Verilog HDL，VHDL和其他介面，從流行的EDA工具製造商諸如Cadence，範例邏輯，Mentor Graphics公司，的OrCAD系統，Synopsys，Synplicity公司和弗里貝斯特
■編程支持Altera的主編程組（微控制器），MasterBlasterTM串列/通用串列匯流排（USB）通信電纜，ByteBlasterMVTM並口下載電纜和BitBlasterTM串列下載線，以及編程硬體來自第三方製造商和任何JamTM STAPL文件（。jam），jam位元組碼文件（。jbc）或串列矢量格式文件（。svf）能夠在電路測試儀

2. epm240開發板的晶振電路是怎麼連線啊

這是問晶振的接法吧？我做晶振這行的，如果有需要可以135，1025，3227，有源晶振接法如下：一腳懸空，二腳接地，三腳輸出，四腳接電壓，接法是按左下腳為一腳然後逆時針方向對應二腳三腳四腳。給你個圖片吧：

3. EPM7032晶元輸出3.3v電平與外圍5v怎麼轉換的

用光耦隔離。

如果不需要大驅動電流的話可以省掉一個三極體。

4. EPM570T144 是CPLD還是FPGA CPLD與FPGA有什麼區別

EPM570是Altera的CPLD。
CPLD和FPGA的抄區別：
1. CPLD是基於乘積項結構，非易失；FPGA基於SRAM結構，易失。不過現在新工藝的CPLD也是基於SRAM結構，通過內置配置ROM來實現非易失的特性。
2. CPLD邏輯資源相對較少，但對信號的延時特性，尤其是pin-pin延時要求較高，主要應用在邏輯相對簡單，功耗較低的場合，如控制，擴展IO等；FPGA邏輯資源（包括組合邏輯和觸發器資源）要豐富得多，應用場合也豐富得多，如復雜協議處理、高速傳輸、大規模數字信號處理等等。
3. FPGA內部集成的硬核電路比較豐富，如嵌入式RAM，嵌入式乘法器，serdes，PLL等等；CPLD很少有集成這些硬核電路。

5. PWM電路的原理

脈寬調制的基本原理脈寬調制(PWM)是利用微處理器的數字輸出來對模擬電路進行控制的一種非常有效的技術，廣泛應用在從測量、通信到功率控制與變換的許多領域中。 模擬電路 模擬信號的值可以連續變化，其時間和幅度的解析度都沒有限制。9V電池就是一種模擬器件，因為它的輸出電壓並不精確地等於9V，而是隨時間發生變化，並可取任何實數值。與此類似，從電池吸收的電流也不限定在一組可能的取值范圍之內。模擬信號與數字信號的區別在於後者的取值通常只能屬於預先確定的可能取值集合之內，例如在{0V, 5V}這一集合中取值。 模擬電壓和電流可直接用來進行控制，如對汽車收音機的音量進行控制。在簡單的模擬收音機中，音量旋鈕被連接到一個可變電阻。擰動旋鈕時，電阻值變大或變小；流經這個電阻的電流也隨之增加或減少，從而改變了驅動揚聲器的電流值，使音量相應變大或變小。與收音機一樣，模擬電路的輸出與輸入成線性比例。 盡管模擬控制看起來可能直觀而簡單，但它並不總是非常經濟或可行的。其中一點就是，模擬電路容易隨時間漂移，因而難以調節。能夠解決這個問題的精密模擬電路可能非常龐大、笨重(如老式的家庭立體聲設備)和昂貴。模擬電路還有可能嚴重發熱，其功耗相對於工作元件兩端電壓與電流的乘積成正比。模擬電路還可能對雜訊很敏感，任何擾動或雜訊都肯定會改變電流值的大小。 數字控制 通過以數字方式控制模擬電路，可以大幅度降低系統的成本和功耗。此外，許多微控制器和DSP已經在晶元上包含了PWM控制器，這使數字控制的實現變得更加容易了。 簡而言之，PWM是一種對模擬信號電平進行數字編碼的方法。通過高解析度計數器的使用，方波的占空比被調制用來對一個具體模擬信號的電平進行編碼。PWM信號仍然是數字的，因為在給定的任何時刻，滿幅值的直流供電要麼完全有(ON)，要麼完全無(OFF)。電壓或電流源是以一種通(ON)或斷(OFF)的重復脈沖序列被加到模擬負載上去的。通的時候即是直流供電被加到負載上的時候，斷的時候即是供電被斷開的時候。只要帶寬足夠，任何模擬值都可以使用PWM進行編碼。 圖1顯示了三種不同的PWM信號。圖1a是一個占空比為10%的PWM輸出，即在信號周期中，10％的時間通，其餘90％的時間斷。圖1b和圖1c顯示的分別是占空比為50%和90%的PWM輸出。這三種PWM輸出編碼的分別是強度為滿度值的10%、50%和90%的三種不同模擬信號值。例如，假設供電電源為9V，占空比為10%，則對應的是一個幅度為0.9V的模擬信號。 圖2是一個可以使用PWM進行驅動的簡單電路。圖中使用9V電池來給一個白熾燈泡供電。如果將連接電池和燈泡的開關閉合50ms，燈泡在這段時間中將得到9V供電。如果在下一個50ms中將開關斷開，燈泡得到的供電將為0V。如果在1秒鍾內將此過程重復10次，燈泡將會點亮並象連接到了一個4.5V電池(9V的50%)上一樣。這種情況下，占空比為50%，調制頻率為10Hz。 大多數負載(無論是電感性負載還是電容性負載)需要的調制頻率高於10Hz。設想一下如果燈泡先接通5秒再斷開5秒，然後再接通、再斷開……。占空比仍然是50%，但燈泡在頭5秒鍾內將點亮，在下一個5秒鍾內將熄滅。要讓燈泡取得4.5V電壓的供電效果，通斷循環周期與負載對開關狀態變化的響應時間相比必須足夠短。要想取得調光燈(但保持點亮)的效果，必須提高調制頻率。在其他PWM應用場合也有同樣的要求。通常調制頻率為1kHz到200kHz之間。 硬體控制器 許多微控制器內部都包含有PWM控制器。例如，Microchip公司的PIC16C67內含兩個PWM控制器，每一個都可以選擇接通時間和周期。占空比是接通時間與周期之比；調制頻率為周期的倒數。執行PWM操作之前，這種微處理器要求在軟體中完成以下工作： * 設置提供調制方波的片上定時器/計數器的周期 * 在PWM控制寄存器中設置接通時間 * 設置PWM輸出的方向，這個輸出是一個通用I/O管腳 * 啟動定時器 * 使能PWM控制器 雖然具體的PWM控制器在編程細節上會有所不同，但它們的基本思想通常是相同的。 通信與控制 PWM的一個優點是從處理器到被控系統信號都是數字形式的，無需進行數模轉換。讓信號保持為數字形式可將雜訊影響降到最小。雜訊只有在強到足以將邏輯1改變為邏輯0或將邏輯0改變為邏輯1時，也才能對數字信號產生影響。 對雜訊抵抗能力的增強是PWM相對於模擬控制的另外一個優點，而且這也是在某些時候將PWM用於通信的主要原因。從模擬信號轉向PWM可以極大地延長通信距離。在接收端，通過適當的RC或LC網路可以濾除調制高頻方波並將信號還原為模擬形式。 PWM廣泛應用在多種系統中。作為一個具體的例子，我們來考察一種用PWM控制的制動器。簡單地說，制動器是緊夾住某種東西的一種裝置。許多制動器使用模擬輸入信號來控制夾緊壓力(或制動功率)的大小。加在制動器上的電壓或電流越大，制動器產生的壓力就越大。 可以將PWM控制器的輸出連接到電源與制動器之間的一個開關。要產生更大的制動功率，只需通過軟體加大PWM輸出的占空比就可以了。如果要產生一個特定大小的制動壓力，需要通過測量來確定占空比和壓力之間的數學關系(所得的公式或查找表經過變換可用於控制溫度、表面磨損等等)。 例如，假設要將制動器上的壓力設定為100psi，軟體將作一次反向查找，以確定產生這個大小的壓力的占空比應該是多少。然後再將PWM占空比設置為這個新值，制動器就可以相應地進行響應了。如果系統中有一個感測器，則可以通過閉環控制來調節占空比，直到精確產生所需的壓力。 總之，PWM既經濟、節約空間、抗噪性能強，是一種值得廣大工程師在許多設計應用中使用的有效技術。

6. CPLD晶元EPM240T100與一個單片機連接

用CPLD有多種意義, 1. 擴展IO, 2.彩色精確同步, 3. 對LED驅動電流大,850ns+400ns只是個PWM,為了降耗減少發熱. 還需要個MCU是因為有些東西要計算.
傳統51完成這些功能不可能, 78E52確實可以,但人家不一定用過, C8051雖有足夠IO等資源,但可靠性比CPLD偏低. LPC,STM32這都屬ARM了,人家軟體不熟能怎麼著,而且也都是消費電子的.
另外, 既然人家磨掉,而你又偏要研究人家磨掉了的板子, 顯然CPLD還有可能用作加密中介. 因為破解單片機成本太低. 有了MCU+CPLD組合, 成本低, 擴展性好, 性能有保證, 可靠性高。項目推進上可兩人協作加快進度, 同時避免一個工程師掌控全部核心技術的風險，很是合理.

7. CPLD, altera 的EPM570，一個輸入引腳，最多能驅動幾個輸出引腳 謝謝！

CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從PAL和GAL器件發展出來的器件，相對而言規模大，結構復雜，屬於大規模集成電路范圍。是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟體平台，用原理圖、硬體描述語言等方法，生成相應的目標文件，通過下載電纜（「在系統」編程）將代碼傳送到目標晶元中，實現設計的數字系統。

CPLD主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的可編程互連矩陣單元組成。其中MC結構較復雜，並具有復雜的I/O單元互連結構，可由用戶根據需要生成特定的電路結構，完成一定的功能。由於CPLD內部採用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。

發展歷史及應用領域：

20世紀70年代，最早的可編程邏輯器件--PLD誕生了。其輸出結構是可編程的邏輯宏單元，因為它的硬體結構設計可由軟體完成（相當於房子蓋好後人工設計局部室內結構），因而它的設計比純硬體的數字電路具有很強的靈活性，但其過於簡單的結構也使它們只能實現規模較小的電路。為彌補PLD只能設計小規模電路這一缺陷，20世紀80年代中期，推出了復雜可編程邏輯器件--CPLD。目前應用已深入網路、儀器儀表、汽車電子、數控機床、航天測控設備等方面。

器件特點：

它具有編程靈活、集成度高、設計開發周期短、適用范圍寬、開發工具先進、設計製造成本低、對設計者的硬體經驗要求低、標准產品無需測試、保密性強、價格大眾化等特點，可實現較大規模的電路設計，因此被廣泛應用於產品的原型設計和產品生產(一般在10,000件以下)之中。幾乎所有應用中小規模通用數字集成電路的場合均可應用CPLD器件。CPLD器件已成為電子產品不可缺少的組成部分，它的設計和應用成為電子工程師必備的一種技能。

如何使用：

CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是藉助集成開發軟體平台，用原理圖、硬體描述語言等方法，生成相應的目標文件，通過下載電纜（「在系統」編程）將代碼傳送到目標晶元中，實現設計的數字系統。

這里以搶答器為例講一下它的設計（裝修）過程，即晶元的設計流程。CPLD的工作大部分是在電腦上完成的。打開集成開發軟體(Altera公司 Max+pluxII)→畫原理圖、寫硬體描述語言（VHDL，Verilog）→編譯→給出邏輯電路的輸入激勵信號，進行模擬，查看邏輯輸出結果是否正確→進行管腳輸入、輸出鎖定（7128的64個輸入、輸出管腳可根據需要設定）→生成代碼→通過下載電纜將代碼傳送並存儲在CPLD晶元中。7128這塊晶元各管腳已引出，將數碼管、搶答開關、指示燈、蜂鳴器通過導線分別接到晶元板上，通電測試，當搶答開關按下，對應位的指示燈應當亮，答對以後，裁判給加分後，看此時數碼顯示加分結果是否正確，如發現有問題，可重新修改原理圖或硬體描述語言，完善設計。設計好後，如批量生產，可直接復制其他CPLD晶元，即寫入代碼即可。如果要對晶元進行其它設計，比如進行交通燈設計，要重新畫原理圖、或寫硬體描述語言，重復以上工作過程，完成設計。這種修改設計相當於將房屋進行了重新裝修，這種裝修對CPLD來說可進行上萬次。

家庭成員：經過幾十年的發展，許多公司都開發出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權威公司的產品，這里給出常用晶元： Altera EPM7128S(PLCC84)

Lattice LC4128V(TQFP100)

Xilinx XC95108 (PLCC84)

8. CPLD加上拉電阻的問題

電磁鐵電阻小,要求的驅動電流大,CPLD提供不了足夠驅動電流,要加放大電路.

9. EPM3064-10N是單片機嗎

高性能,低成本CMOS基於EEPROM可編程
建立在一個MAX邏輯器件(PLD)結構(見表格1) 3.3-V在系統編程(ISP)通過內置
IEEE標准.用1149.1聯合測試行動組(JTAG)介面
–ISP電路,符合IEEE標准. 1532
內置邊界掃描測試(BST)電路兼容
IEEE標准. 1149.1-1990
增強ISP功能:
–增強ISP演算法更快編程
–ISP_Done位,以確防護完整編程
–期間在系統編程上拉電阻I / O引腳
高密度PLD范圍從600到10,000可用門
4.5納秒引腳到引腳邏輯延誤高達計數器頻率
227.3兆赫
多電壓I / O介面,使得該器件核心電壓為3.3 V運行,而I / O引腳與5.0 V,3.3 V和2.5-V邏輯兼容
引腳數從44到256各種薄型四方扁平封裝

10. pritues中沒有epm這個元件 老師說可以自己畫 怎麼畫呢 每個頭緒 是要把元器件內部電路都要畫出來么

嗯，如果這個元件不參與模擬的話，就用下圖左邊右下角工具畫出來就可以了；如果需要參與模擬的話，你就需要用把內部結構弄清楚，然後用基本元件搭接。