三分頻電路設計

❶ 求用d觸發器設計三分頻觸發器，設計思路還有電路圖

話說你這個100財富不夠吧。。。rmb吧 我幫你做

❷ 求音箱三分頻器的電路圖.高中低

音源三分題的電路圖易得，關鍵是原材料的差異與音箱製作，喇叭尺寸箱體尺寸設計都會影響音質效果，因此可能會達不到預期的要求，要求不高但可以享受DlY的樂趣

❸ 如何用D觸發器設計一個三分頻電路，還要有Verilog語言設計

mole three(clk,throut) ;
input clk ;
output throut;
reg q1,q2,d,throut;

always @(posedge clk)
if(!d)
q1=1'b1;
else
q1=~q1 ;
always @(negedge clk)
if(!d)
q2=1'b1;
else
q2=~q2 ;
always @(q1 or q2)
d=q1&q2 ;
always @(posedge d)
throut=~throut;
endmole

❹ 採用與非門和D觸發器設計一個三分頻電路，畫出相應的電路原理圖，並簡要說明電路的工作原理

要不？三分頻電路

❺ 求一個三分頻器線路圖

你要的三分頻器線路圖

❻ 求PLC三分頻電路梯形圖（三菱的）

如圖所示，第一個圖是三分頻的時序圖，第二個是PLC梯形內圖，根據時序圖結合程序可以容看出，當X0第一次為ON，C0=1，Y0輸出；X0第一次為OFF，C0=2，Y0輸出；X0第二次為ON，C0=3，Y0輸出；X0第二次為OFF，C0=4，Y0不輸出；X0第三次為ON，C0=5，Y0不輸出；X0第三次為OFF，C0=6，Y0不輸出，同時復位C0。一切回到初始狀態了，當X0第四次為ON就和第一次一樣了。如此重復。就做到三分頻了。

望採納。。。。。

❼ 觸發器做三分頻 五分頻電路 怎麼做

使用74LS90或74ls290,

當R0(1)、R0(2)均為「」；S9(1)、S9(2)中有「0」時，實現非同步清零功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝0,0,0,0。

當S9(1)、S9(2)均為「1」；R0(1)、R0(2)中有「0」時，實現置9功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1。

那麼很簡單了,信號接入cp1(選擇5進制計數器,q3q2q1表示5進制計數器計算出來的值),同時信號也接入cp0(使q0成為二進制計數器),

當來第一次脈沖的下降沿時,74ls90的q3q2q1狀態為001,q0狀態為1.把q0接S9(1)、q1接S9(2).把R0(1)接地,R0(2)接地.

使第二次脈沖的下降沿時實現置9功能,此時狀態QD(Q3),QC(Q2),QB(Q1),＝1,0,0.觀察可知按照二進制的100等於4.此時QA(Q0)=1。觀察可知QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1按照二進制的1001等於9,

第三次脈沖的下降沿時,74ls90的q3q2q1q1q0狀態為0,0,0,0,(參考74ls290真值表)

那麼第四個脈沖的下降沿到來時q3q2q1q0狀態為0,0,1,1

第五次1001

第六次0000

第七次0011.以下以此循環.

好了,很明顯每三次高電平輸入cp1和cp0,q3就能輸出了1次(第2次)高電平,q3剛好是三進制計數器,那麼q3也就是三分頻器了(注意:假設輸入信號的高低電平的占空比為50%,q3輸出的占空比只有33.333%,即1/3)

5分頻就更簡單了,把S9(1)接地、S9(2)接地.把R0(1)接地,R0(2)接地.信號接入cp1(選擇5進制計數器)

很明顯每5次高電平輸入cp1,q3就能輸出了1次(第4次)高電平,q3剛好是五進制計數器,那麼q3也就是五分頻器了(注意:假設輸入信號高低電平的占空比為50%,q3輸出的占空比只有20%,即1/5)

❽ 用兩個JK觸發器實現三分頻電路

圖a用兩來個JK觸發源器實現三分頻電路
http://www.ic37.com/htm_tech/2008-1/6374_391104.htm
供參考

❾ 如何用74LS93設計三分頻器

三分頻的產生原理很簡單，不論你用什麼工具或者晶元，
先做二分頻，再做四分頻。
二分頻 異或 四分頻 得到三分頻
希望能幫到你

❿ 求一個占空比50%的三分頻電路圖

先採用CD4017計數器做個六分頻的，然後用D觸發器做個二分頻的，以獲得占空比50%的輸出信號；當然可以採用其他計數器來得到六分頻信號，只是還需要增加一些門電路才可；