3分频电路

⑴ 奇数分频电路!要求占空比为50%.比如3分频,

上面是JK,下是面是D,这个是三分频,五分频没研究过,应该差不多的.没记错的话,如果要占空比为50%,再加个一样的结构,不过改成下降沿触发,最后把两个输出相或

⑵ 求一个占空比50%的三分频电路图

先采用CD4017计数器做个六分频的，然后用D触发器做个二分频的，以获得占空比50%的输出信号；当然可以采用其他计数器来得到六分频信号，只是还需要增加一些门电路才可；

⑶ 实际IC中的50%占空比3分频器电路怎么做

思路：
1）D触发器构成的二分频电路，输出波形总是占空比=50%；
2）因此可以先把输入信号进行二倍频，再二分频即可；
3）信号的三分频，可以采用两个D触发器构成，或者采用CD4017；

⑷ 求PLC三分频电路梯形图（三菱的）

如图所示，第一个图是三分频的时序图，第二个是PLC梯形内图，根据时序图结合程序可以容看出，当X0第一次为ON，C0=1，Y0输出；X0第一次为OFF，C0=2，Y0输出；X0第二次为ON，C0=3，Y0输出；X0第二次为OFF，C0=4，Y0不输出；X0第三次为ON，C0=5，Y0不输出；X0第三次为OFF，C0=6，Y0不输出，同时复位C0。一切回到初始状态了，当X0第四次为ON就和第一次一样了。如此重复。就做到三分频了。

望采纳。。。。。

⑸ 触发器做三分频 五分频电路 怎么做

使用74LS90或74ls290,

当R0(1)、R0(2)均为“”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝0,0,0,0。

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1。

那么很简单了,信号接入cp1(选择5进制计数器,q3q2q1表示5进制计数器计算出来的值),同时信号也接入cp0(使q0成为二进制计数器),

当来第一次脉冲的下降沿时,74ls90的q3q2q1状态为001,q0状态为1.把q0接S9(1)、q1接S9(2).把R0(1)接地,R0(2)接地.

使第二次脉冲的下降沿时实现置9功能,此时状态QD(Q3),QC(Q2),QB(Q1),＝1,0,0.观察可知按照二进制的100等于4.此时QA(Q0)=1。观察可知QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1按照二进制的1001等于9,

第三次脉冲的下降沿时,74ls90的q3q2q1q1q0状态为0,0,0,0,(参考74ls290真值表)

那么第四个脉冲的下降沿到来时q3q2q1q0状态为0,0,1,1

第五次1001

第六次0000

第七次0011.以下以此循环.

好了,很明显每三次高电平输入cp1和cp0,q3就能输出了1次(第2次)高电平,q3刚好是三进制计数器,那么q3也就是三分频器了(注意:假设输入信号的高低电平的占空比为50%,q3输出的占空比只有33.333%,即1/3)

5分频就更简单了,把S9(1)接地、S9(2)接地.把R0(1)接地,R0(2)接地.信号接入cp1(选择5进制计数器)

很明显每5次高电平输入cp1,q3就能输出了1次(第4次)高电平,q3刚好是五进制计数器,那么q3也就是五分频器了(注意:假设输入信号高低电平的占空比为50%,q3输出的占空比只有20%,即1/5)

⑹ 如何用Verilog实现3.5分频电路

纯粹的数字电路是不能实现3.5分频的。不要求综合的，Verilog可以实现。
大致思路是7分频，然后分成2路信号：1路信号不变化，另一路延时180度，然后二个信号 相互与。
如果问FPGA如何我实现，可以使用时钟管理单元的功能，具体方案如上，只是移相交给锁相环了。
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

⑺ 采用与非门和D触发器设计一个三分频电路，画出相应的电路原理图，并简要说明电路的工作原理。

三分频电路啊。。。。。。只有与非门和D触发器么？。。。。
我记得应该还要计数器呢。。。不然咋分。。。。。。
或者卤煮的意思是拿与非门搭一个161计数器出来？。。。

⑻ 求功放前级三分频电路

如果都采用电感电容元件来构成的三分频电路，那么在原理上，与接喇叭的三分频电路版是一样的，权只是处于前级环境中，电压、电流都没有那么大，电感可以做得小些；
在功放前完成三分频，就得需要三个功放分别放大三个频段信号；
你到网上去查查，低音功放电路，一般都把三个频段的电路给画出来的；

⑼ 求一个三分频器线路图

你要的三分频器线路图

⑽ 三分频电路是什么

从理论角度看，就是高通和低通滤波器的组合，详情参考中国电子DIY有关资料。