电流阱电路

㈠ 电流阱和电流源的区别

阱电流的“阱”是陷阱的“阱”，意为吸收。阱电流意为吸收电流，也可理解为吸电流、负电流、灌电流.
电流源则是提供电流，输出电流的意思。以电流为参数作为输出目的的电路及器件。

㈡ 硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求

P管。接地。

CMOS器件也有不同的结构，如铝栅和硅栅CMOS以及p阱、n阱和双阱CMOS。铝栅CMOS和硅栅CMOS的主要差别，是器件的栅极结构所用材料的不同。

P阱CMOS则是在n型硅衬底上制造p沟管，在p阱中制造n沟管，其阱可采用外延法、扩散法或离子注入方法形成。该工艺应用得最早，也是应用得最广的工艺，适用于标准CMOS电路及CMOS与双极npn兼容的电路。N阱CMOS，是在p型硅衬底上制造n沟晶体管，在n阱中制造p沟晶体管，其阱一般采用离子注入方法形成。

(2)电流阱电路扩展阅读：

注意事项：

在铝栅工艺中,源内(In-Source)蒸发铝是比溅射铝淀积更好的工艺步骤。选择能使加固程度最优化的工艺步骤，可将硅栅CMOS工艺所作产品的加固水平提高一个数量级以上。

NMOS集成电路是N沟道MOS电路，NMOS集成电路的输入阻抗很高，基本上不需要吸收电流，因此CMOS与NMOS集成电路连接时不必考虑电流的负载问题。NMOS集成电路大多采用单组正电源供电，并且以5V为多。

㈢ 运放输出端最大电流怎么测量

短路输出电流被定义为当运放的输出与地、电源的两个端电压之一短接时，运放可以给出的最大输出电流。短路电流确定了运放输出的驱动能力，在很多运放中短路输出电流包括源（sourcing）电流和阱（sinking）电流。分别表示输出端和正电源与负电源短接时的最大输出电流。

㈣ 关于一个MOS管组成的电压选择电路的电路分析，请个人大侠帮忙分析一下，先谢谢啦！

个人观点。。。。。。
首先MOS管是四端器件，栅源漏衬，一般源衬短接。
在集成电路制造中，NMOS制作在P型衬底上，P衬上做N阱，而PMOS做在N阱上的，
如果只有一个PMOS管（比如左边的电路），
那么当控制引脚是高电平时，左边电路导通，现在假设只有Q5，电源通过Q5的源端再经过沟道区到达漏端然后输出。
也就是说，此时漏端是高电平，而漏端是P型半导体区域，衬底是N型的，这即是说漏到N阱有一条低阻通路（正向pn结，很小的电压即可导通），一旦N阱接到什么低电平的地方，立马会出现大的电流，那就完蛋啦。
如果在串联一个PMOS，注意第二个PMOS是反向的，现在我们从电源开始走一遍。
首先是电源，然后来到第一个PMOS的衬，P+（表示重掺杂）半导体区域，然后来到第一个PMOS的源，P区域，再经过第一个的栅来到第一个PMOS的漏端，还是P区域。接下来来到第二个PMOS‘漏’（其实这种说法不对但是更易于理解），这个也是P区域，那么第二个PMOS的‘漏’是不是可以和第一个的漏合并咯，都是P区域半导体嘛。再下来到第二个MOS的栅再到第二个MOS的‘源’，然后来到第二个的衬，P+区域，而这个P+区域接的是高电位。也就是说电荷只会在每个P区域之间交换，不会无聊的去克服势垒到达N阱的N区域的。这样避免了大规模漏电。也就是说输出端只输出高电平而不输出大的电流。在电路上讲输出阻抗很较大，这样就不会影响下一级电路的设计了，这是大部分电路的理想要求哦

至于肖特基二极管，应该是用来钳位的吧，保证输出不会高于某个电压值。比如钳位电压是1.5V，那么选中左边的时候，输出是1.5V而不是3.3V
。。。。。。。只是个人这么觉得，，，，，

㈤ 什么是Latch-up效应，试分析CMOS电路产生Latch-up效应的原因，通常使用哪些方法来防止或抑制Latch-up效应

Latch up 的定义
􀂃 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔
发生在内部电路
􀂃 Latch up 是指cmos晶片中, 在电源power VDD和地线
GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互
影响而产生的一低阻抗通路, 它的存在会使VDD和
GND之间产生大电流
􀂃 随着IC制造工艺的发展, 封装密度和集成度越来越高,
产生Latch up的可能性会越来越大
􀂃 Latch up 产生的过度电流量可能会使芯片产生永久性的
破坏, Latch up 的防范是IC Layout 的最重要措施之一
Latch up 的原理图分析
Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到
集电极(collector)的增益可达数百倍；Q2是一侧面式的
NPN BJT，基极为P substrate，到集电极的增益可达数
十倍；Rwell是nwell的寄生电阻；Rsub是substrate电
阻。
以上四元件构成可控硅（SCR）电路，当无外界干
扰未引起触发时，两个BJT处于截止状态，集电极电流
是C-B的反向漏电流构成，电流增益非常小，此时
Latch up不会产生。当其中一个BJT的集电极电流受外
部干扰突然增加到一定值时，会反馈至另一个BJT，从
而使两个BJT因触发而导通，VDD至GND（VSS）间
形成低抗通路，Latch up由此而产生。
CMOS电路中的寄生双极型晶体管部分出现闩锁，必须满足以下几个条件：
(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1
即 βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。即
(2) 必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长，以使
通过阻塞结的电流能达到定义的开关转换电流的水平。一般来说，双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。
(3) 偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态
所需开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。
闩锁的触发方式：
(1) 输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然
后再使第二个双极型晶体管导通。当流入寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。
(2) 当流过阱-衬底结的雪崩电流，光电流及位移电流，，同时通过两个旁路
电阻RW，RS时，旁路电阻较大的晶体管先导通。然而要使闩锁发生，第二个双极型晶体管必须导通。同时通过PNPN结构的总电流必须达到开关转换电流。
(3) 当出现穿通,场穿通时，低阻通路一般发生在电源和地线之间，或者发
生在电源和衬底发生器之间。在源-漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。这些来源于穿通，场穿通或漏结雪崩的电流，一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去。
闩锁的防止技术：
体硅CMOS中的闩锁效应起因于寄生NPN和PNP双极晶体管形成的PNPN
结构，若能使两只晶体管的小信号电流增益之和小于1，闩锁就可防止。一是将双极型晶体管的特性破坏掉，即通过改进CMOS制造工艺，用减少载流子运输或注入的方法来达到破坏双极型晶体管作用的目的，例如，掺金，中子辐射形成基区阻碍电场以及形成肖特基源/漏势垒等。二是将两个双极型晶体管间的耦合去掉，即防止一只双极管导通另一只双极管，这可通过版图设计和工艺技术来实现。版图设计去耦技术包括：
版图级抗闩锁措施：
(1) 加粗电源线和地线,合理布局电源接触孔,减小横向电流密度和串联电阻.
采用接衬底的环形VDD电源线,并尽可能将衬底背面接VDD.增加电源VDD和VSS接触孔,并加大接触面积.对每一个接VDD的孔都要在相邻的阱中配以对应的VSS接触孔,以便增加并行的电流通路.尽量使VDD和VSS的接触孔的长边相互平行.接VDD的孔尽可能安排得离阱远些.接VSS的孔尽可能安排在p阱的所有边上.
(2) 加多子保护环或少子保护环。其中多子保护环主要可以减少RS和RW；
少子环可以预先收集少子，减小横向三极管的β值，从而到达减小闩锁效应的目的。
工艺级抗闩锁措施：
(1) 降低少数载流子的寿命可以减少寄生双极型晶体管的电流增益，一般使
用金掺杂或中子辐射技术，但此方法不易控制且也会导致漏电流的增加。
(2) 倒转阱技术，可以减小寄生三极管的阱电阻，防止寄生三极管EB结导
通。倒转阱如下图所示：
(3) 另一种减少闩锁效应的方法，是将器件制作于重掺杂衬底上的低掺杂外
延层中。重掺杂衬底提供一个收集电流的高传导路径，降低了RS，若在阱中加入重掺杂的p+埋层(或倒转阱)，又可降低RW。实验证明,此方法制造的CMOS电路有很高的抗闩锁能力。
(4) 闩锁亦可通过沟槽隔离结构来加以避开。在此技术中，利用非等向反应
离子溅射刻蚀，刻蚀出一个比阱还要深的隔离沟槽。接着在沟槽的底部和侧壁上生长一热氧化层，然后淀积多晶硅或二氧化硅，以将沟槽填满。因为n沟道与p沟道MOSFET被沟槽所隔开，所以此种方法可以消除闩锁。
以上措施都是对传统CMOS工艺技术的改造，更先进的工艺技术如SOI(Silicon on Insulator)等能从根本上来消除闩锁产生，但工艺技术相对来讲要复杂一些。
电路应用级抗闩锁措施：
(1) 要特别注意电源跳动。防止电感元件的反向感应电动势或电网噪声窜入CMOS电路，引起CMOS电路瞬时击穿而触发闩锁效应.因此在电源线较长的地方,要注意电源退耦，此外还要注意对电火花箝位。
(2) 防止寄生晶体管的EB结正偏。输入信号不得超过电源电压，如果超过这个范围，应加限流电阻。因为输入信号一旦超过电源电压,就可能使EB结正偏而使电路发生闩锁。输出端不宜接大电容,一般应小于0.01uF.
(3) 电流限制。CMOS的功耗很低,所以在设计CMOS系统的电源时，系统实际需要多少电流就供给它多少电流，电源的输出电流能力不要太大。从寄生可控硅的击穿特性中可以看出，如果电源电流小于可控硅的维持电流，那么即使寄生可控硅有触发的机会，也不能维持闩锁，可通过加限流电阻来达到抑制闩锁的目的。
综上所述,CMOS电路具有其它电路无法比拟的低功耗的优点，是在ULSI领域最有前途的电路结构。但传统CMOS电路的工艺技术会产生与生俱来的闩锁效应(当然必须满足闩锁形成的三个条件)，从而限制了它的应用。一般可以从版图设计，工艺过程及电路应用等方面采取各种技术措施，尽可能地避免，降低或消除闩锁的形成，从而为CMOS电路的广泛应用奠定基础。
版图设计时，要尽量降低电路密度，衬底和阱的串联电阻，伪收集极的引入，可以切断形成闩锁的回路。设计工艺时，可以采用适量的金掺杂，深阱，高能离子注入形成倒转阱，低阻外延技术等来降低寄生晶体管的电流增益和串联电阻；沟槽隔离基本上可以完全切断形成闩锁的回路；更先进的SOI技术可以完全消除闩锁的形成。电路应用时,要尽量避免噪声的引入，附加限流电阻等措施。
防止闩锁效应方法的发展
掺金，中子辐照（会增加泄漏电流和影响成品率）——》介质隔离（增加成本）——》优化版图措施（多子或少子保护环，电源与地线布线技术）——》重掺杂衬底外延加重掺杂掩埋层技术

㈥ 电流源和电流阱的工程实际意义

阱电流的“阱”是陷阱的“阱”，意为吸收。阱电流意为吸收电流，也可理解为吸电流、负电流、灌电流. 电流源则是提供电流，输出电流的意思。以电流为参数作为输出目的的电路及器件。

㈦ 74系列高速CMOS有几种电路

CMOS电路 MOS电路又称场效应集成电路，属于单极型数字集成电路。单极型数字集成电路中只利用一种极性的载流子（电子或空穴）进行电传导。它的主要优点是输入阻抗高、功耗低、抗干扰能力强且适合大规模集成。特别是其主导产品CMOS集成电路有着特殊的优点，如静态功耗几乎为零，输出逻辑电平可为VDD或VSS，上升和下降时间处于同数量级等，因而CMOS集成电路产品已成为集成电路的主流之一。其品种包括4000系列的CMOS电路以及74系列的高速CMOS电路。其中74系列的高速CMOS电路又分为三大类：HC为CMOS工作电平；HCT为TTL工作电平（它可与74LS系列互换使用）；HCU适用于无缓冲级的CMOS电路。74系列高速CMOS电路的逻辑功能和引脚排列与相应的74LS系列的品种相同，工作速度也相当高，功耗大为降低。74系列可以说是我们平时接触的最多的芯片，74系列中分为很多种，而我们平时用得最多的应该是以下几种：74LS，74HC，74HCT这三种
输入电平 输出电平 74LS TTL电平 TTL电平 74HC COMS电平 COMS电平 74HCT TTL电平 COMS电平另外，随着推出BiCMOS集成电路，它综合了双极和MOS集成电路的优点，普通双极型门电路的长处正在逐渐消失，一些曾经占主导地位的TTL系列产品正在逐渐退出市场。CMOS门电路不断改进工艺，正朝着高速、低耗、大驱动能力、低电源电压的方向发展。BiCMOS集成电路的输入门电路采用CMOS工艺，其输出端采用双极型推拉式输出方式，既具有CMOS的优势，又具有双极型的长处，已成为集成门电路的新宠。3、 CMOS集成电路的性能及特点 功耗低CMOS集成电路采用场效应管，且都是互补结构，工作时两个串联的场效应管总是处于一个管导通另一个管截止的状态，电路静态功耗理论上为零。实际上，由于存在漏电流，CMOS电路尚有微量静态功耗。单个门电路的功耗典型值仅为20mW，动态功耗（在1MHz工作频率时）也仅为几mW。 工作电压范围宽CMOS集成电路供电简单，供电电源体积小，基本上不需稳压。国产CC4000系列的集成电路，可在3~18V电压下正常工作。 逻辑摆幅大CMOS集成电路的逻辑高电平"1"、逻辑低电平"0"分别接近于电源高电位VDD及电源低电位VSS。当VDD=15V，VSS=0V时，输出逻辑摆幅近似15V。因此，CMOS集成电路的电压利用系数在各类集成电路中指标是较高的。 抗干扰能力强CMOS集成电路的电压噪声容限的典型值为电源电压的45%，保证值为电源电压的30%。随着电源电压的增加，噪声容限电压的绝对值将成比例增加。对于VDD=15V的供电电压（当VSS=0V时），电路将有7V左右的噪声容限。 输入阻抗高CMOS集成电路的输入端一般都是由保护二极管和串联电阻构成的保护网络，故比一般场效应管的输入电阻稍小，但在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄露电流，通常情况下，等效输入阻抗高达103~1011?，因此CMOS集成电路几乎不消耗驱动电路的功率。 温度稳定性能好由于CMOS集成电路的功耗很低，内部发热量少，而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。一般陶瓷金属封装的电路，工作温度为-55 ~ +125℃；塑料封装的电路工作温度范围为-45 ~ +85℃。 扇出能力强扇出能力是用电路输出端所能带动的输入端数来表示的。由于CMOS集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS集成电路用来驱动同类型，如不考虑速度，一般可以驱动50个以上的输入端。 抗辐射能力强CMOS集成电路中的基本器件是MOS晶体管，属于多数载流子导电器件。各种射线、辐射对其导电性能的影响都有限，因而特别适用于制作航天及核实验设备。 可控性好CMOS集成电路输出波形的上升和下降时间可以控制，其输出的上升和下降时间的典型值为电路传输延迟时间的125%~140%。 接口方便因为CMOS集成电路的输入阻抗高和输出摆幅大，所以易于被其他电路所驱动，也容易驱动其他类型的电路或器件。++++++++++++++++++++++++++++++++++++++++TTL—Transistor-Transistor Logic 三极管－三极管逻辑MOS—Metal-Oxide Semiconctor 金属氧化物半导体晶体管CMOS—Complementary Metal-Oxide Semiconctor互补型金属氧化物半导体晶体管+++++++++++++++++++++++++++++++++++++++++Q：为什么BJT比CMOS速度要快?A：很多人只知道BJT比CMOS快，但不知道为什么。
主要是受迁移率的影响。以NPN管和NMOS为例，BJT中的迁移率是体迁移率，大约为1350cm2/vs。NMOS中是半导体表面迁移率，大约在400-600cm2/vs。所以BJT的跨导要高于MOS的，速度快于MOS。这也是NPN（NMOS）比PNP（PMOS）快的原因。 NPN比PNP快也是因为载流子迁移率不同，NPN中的基区少子是电子，迁移率大（1350左右）；PNP的基区少子是空穴（480左右）。所以同样的结构和尺寸的管子，NPN比PNP快。所以在双极工艺中，是以作NPN管为主，PNP都是在兼容的基础上做出来的。MOS工艺都是以N阱PSUB工艺为主，这种工艺可做寄生的PNP管，要做NPN管就要是P阱NSUB工艺。 BJT是之所以叫bipolar，是因为基区中既存在空穴又存在电子，是两种载流子参与导电的；而MOS器件的反形层中只有一种载流子参与导电。
但并不是因为两种载流子导电总的迁移率就大了。而且情况可能恰恰相反。因为载流子的迁移率是与温度和掺杂浓度有关的。半导体的掺杂浓度越高，迁移率越小。而在BJT中，少子的迁移率起主要作用。
NPN管比PNP管快的原因是NPN的基子少子是电子，PNP的是空穴，电子的迁移率比空穴大。NMOS比PMOS快也是这个原因。
而NPN比NMOS快的原因是NPN是体器件，其载流子的迁移率是半导体内的迁移率；NMOS是表面器件，其载流子的迁移率是表面迁移率（因为反形层是在栅氧下的表面形成的）。而半导体的体迁移率大于表面迁移率。