下拉電路

㈠ 為51單片機設計一個上拉輸入和下拉輸入的按鍵電路並分析其工作原理

按鍵一般是上拉，單片機的IO通過電阻上拉高電平，內按鍵正常高電平當按鍵按下短路，容把IO變成低電平，單片機檢測到低電平表示有按鍵按下，按鍵下拉一般是把單片機IO通電阻接到GND，按鍵正常是低電平，當按鍵按下把IO拉高，單片機檢測到高電平表示有按鍵按下。

㈡ 什麼是上拉電阻和下拉電阻怎麼在電路中分辨出來

把某一點提升為高電位的電阻是上拉電阻，往往接至+VCC或—VCC，正負電源供電電路中，接負電壓的也是上拉電阻，也就是說『上拉』和電源極性沒有關系。而下拉電阻是指電阻一端接地的形式。

這是我理解的

㈢ 什麼是上拉電阻，什麼是下拉電阻它們的作用是什麼

上拉電阻一般是一端接電源，

下拉電阻一般是指一端接晶元管腳一端接地的電阻

如下圖的兩個Bias Resaitor 電阻就是上拉電阻和下拉電阻。圖中，上部的一個Bias Resaitor 電阻因為是接地，因而叫做下拉電阻，意思是將電路節點A的電平向低方向（地）拉；同樣，圖中，下部的一個Bias Resaitor 電阻因為是電源（正），因而叫做上拉電阻，意思是將電路節點A的電平向高方向（電源正）拉。當然，許多電路中上拉下拉電阻中間的那個12k電阻是沒有的或者看不到的。我找來這個圖是RS－485/RS－422匯流排上的，可以一下子認識上拉下拉的意思。但許多電路只有一個上拉或下拉電阻，而且實際中，還是上拉電阻的為多。

上拉下拉電阻的主要作用是在電路驅動器關閉時給線路（節點）以一個固定的電平。

1 在RS－485匯流排中，它們的主要作用就是在線路所有驅動器都釋放匯流排時讓所有節點的A－B端電壓在200mV或200mV以上（不考慮極性）。不然，如果接收器輸入端A和B間的電平低於±200mV（絕對值小於200mV)，接收器輸出的邏輯電平將被當作所傳輸數據的末位而被接收起來，這樣顯然是極容易產生通訊錯誤的。

2 最容易見到的上拉電阻應當是NE555電路7腳作為輸出用的時候。實際上，它和一個三極體的C極或MOS管的D極有一個電阻接到電源＋上是一樣道理的。它的作用就是：當管子（晶體管或MOS管）輸入關斷電平時，C極或D極有一個高電平（空載時約等於電源電壓）；當管子（晶體管或MOS管）輸入導通電平時，C極或D極將與電源地（－）接通，因而有一個低電平。理想的應為0V，但因為管子有導通電阻，因而有一定的電壓，不同的管子可能不一樣，相同的管子也可能因參數差異而小有差別，即便是真正的金屬接觸的電源開關，也是有接觸電阻/導通壓降（雖然不同電流下壓降不同）的；僅僅就導通而言，對於不同系列的集成電路來說，因為應用對象不同，導通後的輸出電壓有不同的規定，典型是TTL電平和CMOS電平的不同。這方面超過了本問題的內容，將日誌里另外處理。

（轉）

㈣ 下拉電阻是什麼意思

下拉電復阻是串接電阻制後接地，目的是把該點的電壓拉低..也可以說可以提高埠的灌電流能力。

需要用到上拉電阻和下拉電阻的情況還蠻多的， 畫圖比較麻煩。
上拉電阻：就是從電源高電平引出的電阻接到輸出
1，如果電平用OC(集電極開路，TTL)或OD(漏極開路，COMS)輸出，那麼不用上拉電阻是不能工作的， 這個很容易理解，管子沒有電源就不能輸出高電平了。
2，如果輸出電流比較大，輸出的電平就會降低（電路中已經有了一個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量， 把電平「拉高」。（就是並一個電阻在IC內部的上拉電阻上， 讓它的壓降小一點）。當然管子按需要該工作在線性范圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電平的匹配。
需要注意的是，上拉電阻太大會引起輸出電平的延遲。（RC延時）
一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。

下拉電阻：和上拉電阻的原理差不多， 只是拉到GND去而已。 那樣電平就會被拉低。 下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。

㈤ 什麼叫上拉電阻，下拉電阻，有什麼作用何時採用

上拉電阻是直接接在電源上，接二極體的時候電阻末端是高電平，下拉電阻是直接接到地上，接二極體的時候電阻末端是低電平。

左邊的是上拉電阻示意圖，右邊的是下拉電阻示意圖，換句換說，上拉電阻在開關S1斷開情況下，C1點提供的是高電平，當S1閉合時，C1點提供低電平，下拉電阻在開關S2斷開情況下在C2點提供的是低電平，當開關S2閉合時，在C2點提供高電平。

根據這兩種特性可以在不同器件選用，比如共陰共陽數碼管驅動，單片機IO引腳等靈活使用。當然要注意在下拉電阻使用時，在output2的位置一定要加限流電阻，否則會引起D2線路電流過大，類似短路。

當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

(5)下拉電路擴展閱讀：

提高晶元輸入信號的雜訊容限：輸入端如果是高阻狀態，或者高阻抗輸入端處於懸空狀態，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。同樣如果輸出端處於被動狀態，需要加上拉或下拉，如輸出端僅僅是一個三極體的集電極。從而提高晶元輸入信號的雜訊容限增強抗干擾能力。

原則和上拉電阻是一樣的，下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：

1．驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計時應注意兩者之間的均衡。

2．下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

3．高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。

㈥ 電路中上拉電阻和下拉電子有什麼作用》

數字電路有三種狀態：高電平、低電平和高阻狀態。但有些場合卻不希望出現高阻狀態，通過上拉電阻或者下拉電阻就可以使電路處於穩定的狀態，具體視設計要求而定。輸出高電平是要有足夠的電流給後面的輸入口，輸出低電平要限制住吸入電流的大小

上下拉電阻的應用道理類似，下面就以上拉電阻為例說明：
1.上拉電阻的作用
① 當前端邏輯輸出驅動輸出的高電平低於後級邏輯電路輸入的最低高電平時，就需要在前級的輸入端接上拉電阻，以提高輸出高電平的值；同時提高晶元輸入信號的雜訊容限，以增強抗干擾能力。
②為加大高電平輸出時引腳的驅動能力，有的單片機引腳上也常使用上拉電阻。
③OC門必須加上上拉電阻是引腳懸空有確定的狀態，實現「線與」功能。

④在CMOS晶元上，為了防止靜電造成損壞，不用的引腳不能懸空，一般都要接上上拉電阻降低輸入阻抗，提供泄荷通路。
⑤引腳懸空比較容易受到外界電磁干擾，加上拉電阻可以提高匯流排的抗電磁干擾能力。
⑥長線傳輸中電阻不匹配容易引起反射波阻抗，加上下拉電阻是電阻匹配，有效的抑制反射波干擾
下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已，那樣電平就會被拉低。 下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。
拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是灌電流。

㈦ 什麼是上拉電阻和下拉電阻，都有什麼用

一、上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用。

上拉電阻的作用：

1、當TTL電路驅動CMOS電路時，如果電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。

3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在CMOS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗， 提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限，增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。

二、下拉電阻是直接接到地上，接二極體的時候電阻末端是低電平。

下拉電阻的作用：

1、提高電壓准位：

a、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

b、OC門電路必須加上拉電阻，以提高輸出的高電平值。

2、加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

3、N/Apin防靜電、防干擾：在COMS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗， 提供泄荷通路。

同時管腳懸空就比較容易接受外界的電磁干擾。

4、電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

5、預設空間狀態/預設電位：在一些 CMOS 輸入端接上或下拉電阻是為了預設預設電位。 當你不用這些引腳的時候， 這些輸入端下拉接 0 或上拉接 1。在I2C匯流排等匯流排上，空閑時的狀態是由上下拉電阻獲得

6、提高晶元輸入信號的雜訊容限：輸入端如果是高阻狀態，或者高阻抗輸入端處於懸空狀態，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。

同樣如果輸出端處於被動狀態，需要加上拉或下拉，如輸出端僅僅是一個三極體的集電極。從而提高晶元輸入信號的雜訊容限增強抗干擾能力。

(7)下拉電路擴展閱讀：

上拉電阻的缺點：

當電流流經時其將消耗額外的能量，並且可能會引起輸出電平的延遲。某些邏輯晶元對於經過上拉電阻引入的電源供應瞬間狀態較為敏感，這樣就迫使為上拉電阻配置獨立的、帶有濾波的電壓源。

下拉電阻原則和上拉電阻是一樣的，下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：

1、驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計時應注意兩者之間的均衡。

2、下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

3、高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。

4、頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每埠不大於100uA,設輸出口驅動電流約500uA，標准工作電壓是5V，輸入口的高低電平門限為0.8V(低於此值為低電平)；2V(高電平門限值)。

㈧ 電路中為什麼要上拉電阻和下拉電阻

對於某些集成電路或晶體管電流和電壓的能力是有限的，上拉電阻的內功能主要是為集電極開路容輸出型電路增強其電流通道。如果不用，會降低電路的執行能力，例如驅動能力不足或欠驅動狀態，導致工作失常，不能准確完成設計者意圖。

同理，下拉電阻是為了幫助晶體管或集成電路分流亦或是確保電路准確達到設計低電平位，防止誤觸發或灌電流損壞電路。

很多電路中上拉電阻和下拉電阻是協調作用，例如模擬電路中的晶體管基極電位，就是由上拉電阻和下拉電阻分壓而設定晶體管的靜態直流工作點。