組合邏輯實驗電路

『壹』 電子實驗 組合邏輯電路 路過大蝦看一看 拜託了

1、一般不能，一般邏輯IC電源電壓極限范圍為4.5-5.5V即5V±10%，有的只有
4.75-5.25V即5V±5%，可查待測IC的數據手冊確認。
2、晶元無法按正常邏輯工作。
3、通常邏輯箱的指示燈L是接在被測試電路的輸出端，不能接在電路的輸入端，
因為輸入端電流能力一般很小。
邏輯開關K在輸入端可控制輸入的1、0變化，但接在電路的輸出端則不可控
制，且將有可能造成輸出短路燒毀晶元（例如輸出為1，而K接到0則會輸出短
路）

1、電壓過低的話，則無法正常工作，若過高的話，則可能燒毀晶元。
2，若接反，則可能燒毀晶元，更無法工作。
3，與非門測試：
a、把兩個輸入端都置1，輸出端應為0【低電平】；
b、把輸入端一個置1，一個置0，輸出端應為1【高電平】
符合以上兩條則沒壞、只要一條不符則壞。

1、不知所說BS-206是什麼，猜測是數碼管吧，數碼管內部其實是一個個發光二極體，其壓降一般為2V左右(1.8V-2.5V，具體看數據手冊VF-IF曲線圖)，如果不串限流電阻，5V輸出電壓直接加在發光二極體兩端，則有可能燒毀發光二極體。
2、解碼是晶元固定的功能，輸入信號就決定了顯示什麼，只要接好線就沒問題，而計數則要考慮邏輯。
3、若是共陰極的數碼管，則將共陰極接電源地，7段輸入（a、b、c、d、e、f、g)都接到一起，再串個51Ω、1/4W的電阻（電阻計算：電阻電流：按每段8mA，7段共56mA，電阻上壓降：5V-2V=3V，3V/56mA=53.6Ω，取51Ω，功率：3V×3V/51Ω=0.18W，取1/4W即可），經過電阻接到電源+5V,此時數碼管應顯示「8」；
若是共陽極的數碼管，則將共陽極接電源+5V,7段輸入（a、b、c、d、e、f、g)都接到一起，再串個51Ω、1/4W的電阻，經過電阻接到電源地,此時數碼管應顯示「8」。
如數碼管有不亮的段則壞。

『貳』 什麼是組合邏輯電路

組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與內電路原來的狀容態無關。

數字電路根據邏輯功能的不同特點，可以分成兩大類，一類叫組合邏輯電路（簡稱組合電路），另一類叫做時序邏輯電路（簡稱時序電路）。

時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

(2)組合邏輯實驗電路擴展閱讀

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。

組合邏輯電路的分析分以下幾個步驟：

1、有給定的邏輯電路圖，寫出輸出端的邏輯表達式；

2、列出真值表；

3、通過真值表概括出邏輯功能，看原電路是不是最理想，若不是，則對其進行改進。

『叄』 組合邏輯電路設計實驗題

DATA SEGMENT
PC DB ?
MESS DB 'ENTER ANY KEY CAN EXIT TO DOS!',0DH,0AH,'$'
DATA ENDS
STACK SEGMENT STACK
STA DW 200 DUP(?)
TOP EQU LENGTH STA
STACK ENDS
CODE SEGMENT
ASSUME CS:CODE,DS:DATA,ES:DATA,SS:STACK
START:
MOV AX,DATA
MOV DS,AX
MOV ES,AX
MOV AH,09H
MOV DX,OFFSET MESS
INT 21H
MOV DX,28BH
MOV AL,10000001B
OUT DX,AL
MOV DX,28AH
IN AL,DX
MOV PC,AL
MOV DX,28BH
MOV AL,10000000B
OUT DX,AL
MOV DX,28AH
MOV AL,PC
MOV DX,28AH
MOV AL,00000000B
OUT DX,AL
LLL: MOV DX,28AH
MOV AL,00100100B ;1綠2紅
OUT DX,AL
CALL DONE2
CALL DONE2
MOV DX,28AH
MOV AL,01000100B ; ；1黃2紅
OUT DX,AL
CALL DONE2
MOV DX,28AH
MOV AL,10000001B ;1紅2綠
OUT DX,AL
CALL DONE2
CALL DONE2
MOV DX,28AH
MOV AL,10000010B ;1紅2黃
OUT DX,AL
CALL DONE 2
MOV AH,06H
MOV DL,0FFH
INT 21H
JNZ PPP
JMP LLL
PPP: MOV AX,4C00H
INT 21H
DONE1 PROC NEAR
PUSH CX
MOV CX,0FFFFH
CC: LOOP CC
POP CX
RET
DONE1 ENDP
DONE2 PROC NEAR
PUSH AX
PUSH CX
MOV CX,0FFFH
UU: CALL DONE1
LOOP UU
POP CX
POP AX
RET
DONE10 ENDP
CODE ENDS
END START
流程圖

按上面所述過程得出流程圖

開始

設置8255A口輸出C口輸出

南北路口紅燈亮，東西路口綠燈亮

長延時

南北路口紅燈亮，東西路口黃燈亮

南北路口綠燈亮，東西路口紅燈亮

長延時

南北路口黃燈亮，東西路口紅燈亮

是否
有鍵按下

返回DOS
參照以上！

『肆』 實驗一：組合邏輯電路設計與測試

組合邏輯電路設計與測試要原創嗎，我可為您操作.

『伍』 組合邏輯電路設計

二位二進制數全加器邏輯函數如下

『陸』 簡單組合邏輯電路的設計實驗報告

1、設計用來與非門及用源異或門、與門組成的半加器電路。要求按本文所述的設計步驟進行，直到測試電路邏輯功能符合設計要求為止。

2、設計一個一位全加器，要求用異或門、與門、或門組成。

3、設計一位全加器，要求用與或非門實現。

4、設計一個對兩個兩位無符號的二進制數進行比較的電路；根據第一個數是否大於、等於、小於第二個數，使相應的三個輸出端中的一個輸出為「1」，要求用與門、與非門及或非門實現。

時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

(6)組合邏輯實驗電路擴展閱讀

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。