『壹』 第一次做一電路，請大家給我點指導
可查查遙控車電原理圖，或拆一個看看。
PCB布線
在PCB設計中，布線是完成產品設計的重要步驟，可以說前面的准備工作都是為它而做的， 在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單面布線、 雙面布線及多層布線。布線的方式也有兩種：自動布線及互動式布線，在自動布線之前， 可以用互動式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行， 以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。
自動布線的布通率，依賴於良好的布局，布線規則可以預先設定， 包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布經線，快速地把短線連通， 然後進行迷宮式布線，先把要布的連線進行全局的布線路徑優化，它可以根據需要斷開已布的線。 並試著重新再布線，以改進總體效果。
對目前高密度的PCB設計已感覺到貫通孔不太適應了， 它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用， 還省出許多布線通道使布線過程完成得更加方便，更加流暢，更為完善，PCB 板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會， 才能得到其中的真諦。
1 電源、地線的處理
既使在整個PCB板中的布線完成得都很好，但由於電源、 地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、 地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。
對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因， 現只對降低式抑制噪音作以表述：
（1）、眾所周知的是在電源、地線之間加上去耦電容。
（2）、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線＞電源線＞信號線，通常信號線寬為：0.2～0.3mm,最經細寬度可達0.05～0.07mm,電源線為1.2～2.5 mm
對數字電路的PCB可用寬的地導線組成一個迴路, 即構成一個地網來使用(模擬電路的地不能這樣使用)
（3）、用大面積銅層作地線用,在印製板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各佔用一層。
2 數字電路與模擬電路的共地處理
現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。
數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的介面處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上不共地的，這由系統設計來決定。
3 信號線布在電（地）層上
在多層印製板布線時，由於在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。
4 大面積導體中連接腿的處理
在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：①焊接需要大功率加熱器。②容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。
5 布線中網路系統的作用
在許多CAD系統中，布線是依據網路系統決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤佔用的或被安裝孔、定們孔所佔用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格系統來支持布線的進行。
標准元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格系統的基礎一般就定為0.1英寸(2.54 mm)或小於0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。
6 設計規則檢查（DRC）
布線設計完成後，需認真檢查布線設計是否符合設計者所制定的規則，同時也需確認所制定的規則是否符合印製板生產工藝的需求，一般檢查有如下幾個方面：
（1）、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。
（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。
（3）、對於關鍵的信號線是否採取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。
（4）、模擬電路和數字電路部分，是否有各自獨立的地線。
（5）後加在PCB中的圖形（如圖標、注標）是否會造成信號短路。
（6）對一些不理想的線形進行修改。
（7）、在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字元標志是否壓在器件焊盤上，以免影響電裝質量。
（8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。
第二篇 PCB布局
在設計中，布局是一個重要的環節。布局結果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是PCB設計成功的第一步。
布局的方式分兩種，一種是互動式布局，另一種是自動布局，一般是在自動布局的基礎上用互動式布局進行調整，在布局時還可根據走線的情況對門電路進行再分配，將兩個門電路進行交換，使其成為便於布線的最佳布局。在布局完成後，還可對設計文件及有關信息進行返回標注於原理圖，使得PCB板中的有關信息與原理圖相一致，以便在今後的建檔、更改設計能同步起來, 同時對模擬的有關信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。
--考慮整體美觀
一個產品的成功與否，一是要注重內在質量，二是兼顧整體的美觀，兩者都較完美才能認為該產品是成功的。
在一個PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。
--布局的檢查
印製板尺寸是否與加工圖紙尺寸相符？能否符合PCB製造工藝要求？有無定位標記？
元件在二維、三維空間上有無沖突？
元件布局是否疏密有序，排列整齊？是否全部布完？
需經常更換的元件能否方便的更換？插件板插入設備是否方便？
熱敏元件與發熱元件之間是否有適當的距離？
調整可調元件是否方便？
在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？
信號流程是否順暢且互連最短？
插頭、插座等與機械設計是否矛盾？
線路的干擾問題是否有所考慮？
第三篇 高速PCB設計
（一）、電子系統設計所面臨的挑戰
隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，匯流排的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鍾頻率超過50MHz，將近20% 的設計主頻超過120MHz。
當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鍾達到120MHz時，除非使用高速電路設計知識，否則基於傳統方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統設計師必須採取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。
（二）、什麼是高速電路
通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經佔到了整個電子系統一定的份量（比如說1／3），就稱為高速電路。
實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大於1/2數字信號驅動端的上升時間，則認為此類信號是高速信號並產生傳輸線效應。
信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小於1/2的上升或下降時間，那麼來自接收端的反射信號將在信號改變狀態之前到達驅動端。反之，反射信號將在信號改變狀態之後到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。
（三）、高速信號的確定
上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大於1/2驅動端的信號上升時間？ 一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系。
PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs晶元，則最大布線長度為7.62mm。
設Tr 為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問題區域。對於落在不確定區域及問題區域的信號，應該使用高速布線方法。
（四）、什麼是傳輸線
PCB板上的走線可等效為下圖所示的串聯和並聯的電容、電阻和電感結構。串聯電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，並聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之後，連線上的最終阻抗稱為特徵阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數越高，特徵阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那麼輸出的電流信號和信號最終的穩定狀態將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發射端並再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。這種效應被稱為振盪，信號的振盪在信號的上升沿和下降沿經常可以看到。
（五）、傳輸線效應
基於上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。
• 反射信號Reflected signals
• 延時和時序錯誤Delay & Timing errors
• 多次跨越邏輯電平門限錯誤False Switching
• 過沖與下沖Overshoot/Undershoot
• 串擾Inced Noise (or crosstalk)
• 電磁輻射EMI radiation
5.1 反射信號
如果一根走線沒有被正確終結(終端匹配)，那麼來自於驅動端的信號脈沖在接收端被反射，從而引發不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對雜訊的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統的失敗。
反射信號產生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。
5.2 延時和時序錯誤
信號延時和時序錯誤表現為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。
通常在有多個接收端時會出現問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產生的原因：驅動過載，走線過長。
5.3 多次跨越邏輯電平門限錯誤
信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振盪的一種特殊的形式，即信號的振盪發生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產生的原因：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。
5.4 過沖與下沖
過沖與下沖來源於走線過長或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極體保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。
5.5 串擾
串擾表現為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。
信號線距離地線越近，線間距越大，產生的串擾信號越小。非同步信號和時鍾信號更容易產生串擾。因此解串擾的方法是移開發生串擾的信號或屏蔽被嚴重干擾的信號。
5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現為當數字系統加電運行時，會對周圍環境輻射電磁波，從而干擾周圍環境中電子設備的正常工作。它產生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI模擬的軟體工具，但EMI模擬器都很昂貴，模擬參數和邊界條件設置又很困難，這將直接影響模擬結果的准確性和實用性。最通常的做法是將控制EMI的各項設計規則應用在設計的每一環節，實現在設計各環節上的規則驅動和控制。
（六）、避免傳輸線效應的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。
6.1 嚴格控制關鍵網線的走線長度
如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題。現在普遍使用的很高時鍾頻率的快速集成電路晶元更是存在這樣的問題。解決這個問題有一些基本原則：如果採用CMOS或TTL電路進行設計，工作頻率小於10MHz，布線長度應不大於7英寸。工作頻率在50MHz布線長度應不大於1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對於GaAs晶元最大的布線長度應為0.3英寸。如果超過這個標准，就存在傳輸線的問題。
6.2 合理規劃走線的拓撲結構
解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主幹走線上的分支走線所扭曲。通常情形下，PCB走線採用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
對於菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用串聯電阻來改變信號特性，串聯電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.
例如，高速TTL電路中的分支端長度應小於1.5英寸。這種拓撲結構佔用的布線空間較小並可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。
星形拓撲結構可以有效的避免時鍾信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。採用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特徵阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特徵阻抗值和終端匹配電阻值。
在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用於信號工作比較穩定的情況。這種方式最適合於對時鍾線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。
串聯電阻匹配終端不會產生額外的功率消耗，但會減慢信號的傳輸。這種方式用於時間延遲影響不大的匯流排驅動電路。 串聯電阻匹配終端的優勢還在於可以減少板上器件的使用數量和連線密度。
最後一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優點是不會拉低信號，並且可以很好的避免雜訊。典型的用於TTL輸入信號(ACT, HCT, FAST)。
此外，對於終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。
垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。
6.3 抑止電磁干擾的方法
很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計採用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可採用"表面積層"技術"Build-up"設計製做PCB來實現。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用於貫穿這些層的微孔的組合來實現 ，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流迴路，縮小的分支走線長度，而電磁輻射近似正比於電流迴路的面積；同時小體積特徵意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流迴路減小，提高電磁兼容特性。
6.4 其它可採用技術
為減小集成電路晶元電源上的電壓瞬時過沖，應該為集成電路晶元添加去耦電容。這可以有效去除電源上的毛刺的影響並減少在印製板上的電源環路的輻射。
當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什麼有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。
如果沒有電源層，那麼長的電源連線會在信號和迴路間形成環路，成為輻射源和易感應電路。
走線構成一個不穿過同一網線或其它走線的環路的情況稱為開環。如果環路穿過同一網線其它走線則構成閉環。兩種情況都會形成天線效應(線天線和環形天線)。天線對外產生EMI輻射，同時自身也是敏感電路。閉環是一個必須考慮的問題，因為它產生的輻射與閉環面積近似成正比。
結束語
高速電路設計是一個非常復雜的設計過程，ZUKEN公司的高速電路布線演算法(Route Editor)和EMC/EMI分析軟體(INCASES,Hot-Stage)應用於分析和發現問題。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。高速PCB設計手段的採用構成了設計過程的可控性，只有可控的，才是可靠的，也才能是成功的
電路板的印製：
熱轉印法：
硬 件：
1：一台用於產生高精度塑料碳粉阻焊層的列印輸出設備，比如一台激光列印機或者一台復印機（復印機的話需要有復印原稿，原稿可以用噴墨列印機列印出來）。
2：一個能用的電熨斗。
3：一張不幹膠貼紙的光滑底襯紙。
4：一定量的三氯化鐵腐蝕液，根據板的大小而定。補充，有個量程在0～200度的數字溫度計的話更好，高檔數字萬用表附帶的也行。
軟 件：低版本的PROTEL，比如PROTEL2.5中文版高版本的PROTEL，比如PROTEL99SE中文版甚至只是一個WIN自帶的畫圖程序總之就是要一個能畫圖的軟體即可 步驟：
第一步：利用一個能生成圖像的軟體生成一些圖像文件，比如用低版本PROTEL組織SCH，再利用網路表生成相應PCB圖,或用PowerPCB直接畫PCB圖（不會PROTEL、PowerPCB的話，甚至是WINDOWS的畫筆程序也行），以備列印。
第二步：將PCB圖列印到熱轉印紙上（JS所說的熱轉印紙就是不幹膠紙的黃色底襯！）。
第三步：將列印好PCB的轉印紙平鋪在覆銅板上，准備轉印。
第四步：用電熨斗加溫（要很熱）將轉印紙上黑色塑料粉壓在覆銅板上形成高精度的抗腐層。
第五步：電熨斗加溫加壓成功轉印後的效果！若你經常搞，熟練了，很容易成功。
第六步：准備好三氯化鐵溶液進行腐蝕。
第七步：效果還不錯吧！注意不要腐蝕過度，腐蝕結束，准備焊接。
第八步：將焊盤銑刀裝到台鑽上，清理出焊盤部分，剩下的部分用於阻焊。
第九步：安裝所需預定原件並焊接好。
注 意:
1：不要使電熨斗過熱或者過涼，最佳溫度是140～170之間，在這個溫度范圍以內，塑料碳粉的轉移特性最佳
2：要等溫度低一些以後再將轉印紙揭下來，慢慢的揭，發現又沒轉印好的部分請再蓋上
再次加溫加壓進行熱轉移。
3：一些實在有問題的部分（比如斷線）請用油性碳素筆或者指甲油，油漆什麼的進行補救一下不過這種情況不是很多
『貳』 關於集成電路的專業術語有那些，各位有誰知道啊
【集成電路(IC)】電子專業術語英漢對照加註解
電子專業英語術語
★rchitecture（結構）：可編程集成電路系列的通用邏輯結構。
★ASIC（Application Specific Integrated Circuit－專用集成電路）：適合於某一單一用途的集成電路產品。
★ATE（Automatic Test EQUIPment－自動測試設備）：能夠自動測試組裝電路板和用於萊迪思 ISP 器件編程的設備。
★BGA（Ball Grid Array－球柵陣列）：以球型引腳焊接工藝為特徵的一類集成電路封裝。可以提高可加工性，減小尺寸和厚度，改善了雜訊特性，提高了功耗管理特性。
★Boolean Equation（邏輯方程）：基於邏輯代數的文本設計輸入方法。
★Boundary Scan Test（邊界掃描測試）：板級測試的趨勢。為實現先進的技術所需要的多管腳器件提供了較低的測試和製造成本。
★Cell-Based PLD（基於單元的可編程邏輯器件）：混合型可編程邏輯器件結構，將標準的復雜的可編程邏輯器件（CPLD）和特殊功能的模塊組合到一塊晶元上。
★CMOS（Complementary Metal Oxide Semiconctor－互補金屬氧化物半導體）：先進的集成電路★加工工藝技術，具有高集成、低成本、低能耗和高性能等特徵。CMOS 是現在高密度可編程邏輯器件（PLD）的理想工藝技術。
★CPLD（Complex Programmable Logic Device－復雜可編程邏輯器件）：高密度的可編程邏輯器件，包含通過一個中央全局布線區連接的宏單元。這種結構提供高速度和可預測的性能。是實現高速邏輯的理想結構。理想的可編程技術是 E2CMOS?。
★Density （密度）：表示集成在一個晶元上的邏輯數量，單位是門（gate）。密度越高，門越多，也意味著越復雜。
★Design Simulation（設計模擬）：明確一個設計是否與要求的功能和時序相一致的過程。
★E2CMOS?（Electrically Erasable CMOS－電子可擦除互補金屬氧化物半導體）：萊迪思專用工藝。基於其具有繼承性、可重復編程和可測試性等特點，因此是一種可編程邏輯器件（PLD）的理想工藝技術。
★EBR（Embedded BLOCk RAM－嵌入模塊RAM）：在 ORCA 現場可編程門陣列（FPGA）中的 RAM 單元，可配置成 RAM、只讀存儲器（ROM）、先入先出（FIFO）、內容地址存儲器（CAM）等。
★EDA（Electronic Design Automation－電子設計自動化）：即通常所謂的電子線路輔助設計軟體。
★EPIC （Editor for Programmable Integrated Circuit－可編程集成電路編輯器）：一種包含在 ★ORCA Foundry 中的低級別的圖型編輯器，可用於 ORCA 設計中比特級的編輯。
★Explore Tool（探索工具）：萊迪思的新創造，包括 ispDS+HDL 綜合優化邏輯適配器。探索工具為用戶提供了一個簡單的圖形化界面進行編譯器的綜合控制。設計者只需要簡單地點擊滑鼠，就可以管理編譯器的設置，執行一個設計中的類似於多批處理的編譯。
★Fmax：信號的最高頻率。晶元在每秒內產生邏輯功能的最多次數。
★FAE（Field Application Engineer－現場應用工程師）：在現場為客戶提供技術支持的工程師。
★Fabless：能夠設計，銷售，通過與矽片製造商聯合以轉包的方式實現矽片加工的一類半導體公司。
★Fitter（適配器）：在將一個設計放置到目標可編程器件之前，用來優化和分割一個邏輯設計的軟體。
★Foundry：矽片生產線，也稱為 fab。 FPGA（Field Programmable Gate Array－現場可編程門陣列）：高密度 PLD 包括通過分布式可編程陣列開關連接的小邏輯單元。這種結構在性能和功能容量上會產生統計變化結果，但是可提供高寄存器數。可編程性是通過典型的易失的 SRAM 或反熔絲工藝一次可編程提供的。
★"Foundry" ：一種用於ORCA 現場可編程門陣列（FPGA）和現場可編程單晶元系統（FPSC）的軟體系統。
★FPGA（Field Programmable Gate Array－現場可編程門陣列）：含有小邏輯單元的高密度 PLD，這些邏輯單元通過一個分布式的陣列可編程開關而連接。這種體系結構隨著性能和功能容量不同而產生統計上的不同結果，但是提供的寄存器數量多。其可編程性很典型地通過易失 SRAM 或者一次性可編程的反熔絲來體現。
★FPSC（Field Programmable System-on-a-Chip－現場可編程單晶元系統）：新一代可編程器件用於連接 FPGA 門和嵌入的 ASIC 宏單元，從而形成一晶元上系統的解決方案。
★GAL? （Generic Array Logic－通用陣列邏輯）：由萊迪思半導體公司發明的低密度器件系統。
★Gate（門）：最基本的邏輯元素，門數越多意味著密度越高。
★Gate Array（門陣列）：通過邏輯單元陣列連接的集成電路。由生產廠家定製，一般會導致非再生工程（NRE）消耗和一些設計冗餘。
★GLB（Generic Logic BLOCk－通用邏輯塊）：萊迪思半導體的高密度 ispPSI?器件的標准邏輯塊。每一個 GLB 可實現包含輸入、輸出的大部分邏輯功能。
★GRP（Global Routing Pool－全局布線池）：專有的連接結構。能夠使 GLBs 的輸出或 I/O 單元輸入與 GLBs 的輸入連接。萊迪思的 GRP 提供快速，可預測速度的完全連接。
★High Density PLD（高密度可編程邏輯器件）：超過 1000 門的 PLD。
★I/O Cell（Input/Output Cell－輸入/輸出單元）：從器件引腳接收輸入信號或提供輸出信號的邏輯單元。
★ISPTM（In-System Programmability－在系統可編程）：由萊迪思首先推出，萊迪思 ISP 產品可以在系統電路板上實現編程和重復編程。ISP 產品給可編程邏輯器件帶來了革命性的變化。它極大地縮短了產品投放市場的時間和產品的成本。還提供能夠對在現場安裝的系統進行更新的能力。
★ispATETM：完整的軟體包使自動測試設備能夠實現：
1）利用萊迪思 ISP 器件進行電路板測試和
2）編程 ISP 器件。
★ispVM EMBEDDEDTM：萊迪思半導體專用軟體由 C 源代碼演算法組成，用這些演算法來執行控制編程萊迪思 ISP 器件的所有功能。代碼可以被集成到用戶系統中，允許經由板上的微處理器或者微控制器直接編程 ISP 器件。
★ispDaisy Chain Download SOFtware （isp菊花鏈下載軟體）：萊迪思半導體專用器件下載包，提供同時對多個在電路板上的器件編程的功能。
★ispDSTM：萊迪思半導體專用基於 Windows 的軟體開發系統。設計者可以通過簡單的邏輯公式或萊迪思 - HDL 開發電路，然後通過集成的功能模擬器檢驗電路的功能。整個工具包提供一套從設計到實現的方便的、低成本和簡單易用的工具。
★ispDS+TM：萊迪思半導體兼容第三方HDL綜合的優化邏輯適配器，支持PC和工作站平台。IspDS+ 集成了第三方 CAE 軟體的設計入口和使用萊迪思適配器進行驗證，由此提供了一個功能強大、完整的開發解決方案。第三方 CAE 軟體環境包括：Cadence， Date I/O-Synario，Exemplar Logic，ISDATA， Logical Devices，Mentor Graphics，OrCAD， Synopsys，Synplicity 和 Viewlogic。
★isPGAL?：具有在系統可編程特性的 GAL 器件
★ispGDSTM：萊迪思半導體專用的 ISP 開關矩陣被用於信號布線和 DIP 開關替換。
★ispGDXTM：ISP 類數字交叉點系列的信號介面和布線器件。
★ispHDLTM：萊迪思開發系統，包括功能強大的 VHDL 和 Verilog HDL 語言和柔性的在系統可編程。完整的系統包括：集成了 Synario， Synplicity 和 Viewlogic 的綜合工具，提供萊迪思 ispDS+ HDL 綜合優化邏輯適配器。
★ispLSI?：萊迪思性能領先的 CPLD 產品系列的名稱。世界上最快的高密度產品，提供非易失的，在系統可編程能力和非並行系統性能。
★ispPAC?：萊迪思唯一的可編程模擬電路系列的名稱。世界上第一個真正的可編程模擬產品，提供無與倫比的所見即所得（WYSIYG）邏輯設計結果。
★ispSTREAMTM：JEDEC 文件轉化為位封裝格式，節省原文件1/8 的存儲空間。
★ispTATM：萊迪思靜態時序分析器，是 ispDS+ HDL 綜合優化邏輯適配器的組成部分。包括所有的功能。使用方便，節省了大量時序分析的代價。設計者可以通過時序分析器方便地獲得任何萊迪思 ISP 器件的引腳到引腳的時序細節。通過一個展開清單格式方便地查看結果。
★ispVHDLTM：萊迪思開發系統。包括功能強大的 VHDL 語言和靈活的在系統可編程。完整的系統工具包括 Synopsys，Synplicity 和 Viewlogic，加上 ispDS+ HDL 綜合優化邏輯適配器。
★ispVM System：萊迪思半導體第二代器件下載工具。是基於能夠提供多供應商的可編程支持的攜帶型虛擬機概念設計的。提高了性能，增強了功能。
★JEDEC file（JEDEC 文件）：用於對 ispLSI 器件編程的工業標准模式信息。
★JTAG（Joint Test Action Group－聯合測試行動組）：一系列在主板加工過程中的對主板和晶元級進行功能驗證的標准。
★Logic（邏輯）：集成電路的三個基本組成部分之一：微處理器內存和邏輯。邏輯是用來進行數據操作和控制功能的。
★Low Density PLD（低密度可編程邏輯器件）：小於1000 門的 PLD，也稱作 SPLD。
★LUT （Look-Up Table－查找表）：一種在 PFU 中的器件結構元素，用於組合邏輯和存儲。基本上是靜態存儲器（SRAM）單元。
★Macrocell（宏單元）：邏輯單元組，包括基本的產品邏輯和附加的功能：如存儲單元、通路控制、極性和反饋路徑。
★MPI（MicroprocesSOr Interface－微處理器介面）：ORCA 4 系列 FPGA 的器件結構特徵，使 FPGA 作為隨動或外圍器件與 PowerQUIC mP 介面。
★OLMC（Output Logic Macrocell－輸出邏輯宏單元）：D 觸發器，在輸入端具有一個異或門，每一個 GLB 輸出可以任意配置成組合或寄存器輸出。
★ORCA（Optimized Reconfigurable Cell Array－經過優化的可被重新配置的單元陣列）：一種萊迪思的 FPGA 器件。
★ORP（Output Routing Pool－輸出布線池）：ORP 完成從 GLB 輸出到 I/O 單元的信號布線。I/O 單元將信號配置成輸出或雙向引腳。這種結構在分配、鎖定 I/O 引腳和信號出入器件的布線時提供了很大的靈活性。
★PAC（Programmable Analog Circuit－可編程模擬器件）：模擬集成電路可以被用戶編程實現各種形式的傳遞函數。
★PFU（Programmable Function Unit－可編程功能單元）：在 ORCA 器件的PLC中的單元，可用來實現組合邏輯、存儲、及寄存器功能。
★PIC （Programmable I/O Cell－可編程 I/O 單元）：在 ORCA FPGA 器件上的一組四個 PIO。PIC 還包含充足的布線路由選擇資源。
★Pin（引腳）：集成電路上的金屬連接點用來：
1）從集成電路板上接收和發送電信號；
2）將集成電路連接到電路板上。
★PIO（Programmable I/O Cell－可編程I/O單元）：在 ORCA FPGA 器件內部的結構元素，用於控制實際的輸入及輸出功能。
★PLC（Programmable Logic Cell－可編程邏輯單元）：這些單元是 ORCA FPGA 器件中的心臟部分，他們被均勻地分配在 ORCA FPGA 器件中，包括邏輯、布線、和補充邏輯互連單元（SLIC）。
★PLD（Programmable Logic Device－可編程邏輯器件）：數字集成電路，能夠被用戶編程執行各種功能的邏輯操作。包括：SPLDs， CPLDs 和 FPGAS。
★Process Techonology（工藝技術）：用來將空白的硅晶片轉換成包含成百上千個晶元的矽片加工工藝。通常按技術（如：E2CMOS）和線寬 （如：0.35 微米）分類。
★Programmer（編程器）：通過插座實現傳統 PLD 編程的獨立電子設備。萊迪思 ISP 器件不需要編程器。
★Schematic Capture（原理圖輸入器）：設計輸入的圖形化方法。
★SCUBA（SOFtware Compiler for User Programmable Arrays－用戶可編程陣列綜合編譯器）：包含於 ORCA Foundry 內部的一種軟體工具，用於生成 ORCA 特有的可用參數表示的諸如存儲的宏單元。
★SLIC （Supplemental Logic Interconnect Cell－補充邏輯相互連接單元）：包含於每一個 PLC 中，它們有類似 PLD 結構的三態、存儲解碼、及寬邏輯功能。
★SPLD（SPLD－簡單可編程邏輯器件）：小於 1000 門的 PLD，也稱作低密度 PLD。
★SWL（SOFt-Wired Lookup Table－軟連接查找表）：在 ORCA PFU 的查找表之間的快速、可編程連接，適用於很寬的組合功能。
★Tpd：傳輸延時符號，一個變化了的輸入信號引起一個輸出信號變化所需的時間。
★TQFP（Thin Quad Flat PACk－薄四方扁平封裝）：一種集成電路的封裝類型，能夠極大地減少晶元在電路板上的佔用的空間。TQFP 是小空間應用的理想選擇，如：PCMCIA 卡。
★UltraMOS?：萊迪思半導體專用加工工藝技術。
★Verilog HDL：一個專用的、高級的、基於文本的設計輸入語言。
★VHDL：VHSIC 硬體描述語言，高級的基於文本的設計輸入語言。
『叄』 RS485採用的菊花鏈匯流排拓撲結構，和並聯電路有什麼不同
菊花鏈匯流排拓撲結構來也叫手牽手鏈接源方式，其實是一種並聯方式，但是沒有並聯上的分支，詳盡的解釋如果有圖是最好的，用文字解釋就是，假設A,B,C三個485設備採用菊花鏈拓撲結構，是A的485+，接到B的485+，再從B的485+上引一條線出來接到C的485+上，這樣就像是A,B,C手牽手的鏈接在一起一樣，485-的鏈接方式也是類似，如果有更多的設備以此類推。
『肆』 有誰了解smd貼片的,想請教一下
什麼是SMD
「在電子線路板生產的初級階段，過孔裝配完全由人工來完成。首批自動化機器推出後，它們可放置一些簡單的引腳元件，但是復雜的元件仍需要手工放置方可進行
SMD
波峰焊。除SMD外還有：
SMC：表面組裝元件（Surface Mounted components）
主要有矩形片式元件、圓柱形片式元件、復合片式元件、異形片式元件。
SMD建築設計事務所
SMD建築設計事務所是世界知名的青年建築師設計事務所。SMD一直站在世界建築設計和建築工程業的最前沿，自成立以來，完成的設計項目，包括辦公大樓、銀行和金融機構、政府建築、公共建築、私人住宅、醫療機構、宗教建築、機場、娛樂和體育場所、學校建築等等。
2發展編輯
表面貼裝元件在大約二十年前推出，並就此開創了一個新紀元。從無源元件到有源元件和集成電路，最終都變成了表面貼裝器件(SMD）並可通過拾放設備進行裝配。在很長一段時間內人們都認為所有的引腳元件最終都可採用SMD封裝。
3元件編輯
分類
主要有片式晶體管和集成電路
集成電路又包括SOP、SOJ、PLCC、LCCC、QFP、BGA、CSP、FC、MCM等。
舉例如下：
1、連接件（Interconnect）：提供機械與電氣連接/斷開，由連接插頭和插座組成，將電纜、支架、機箱或其它PCB與PCB連接起來；可是與板的實際連接必須是通過表面貼裝型接觸。
2、a有源電子元件(Active）：在模擬或數字電路中，可以自己控制電壓和電流，以產生增益或開關作用，即對施加信號有反應，可以改變自己的基本特性。
b無源電子元件（Inactive）：當施以電信號時不改變本身特性，即提供簡單的、可重復的反應。
3、異型電子元件（Odd-form）：其幾何形狀因素是奇特的，但不必是獨特的。因此必須用手工貼裝，其外殼（與其基本功能成對比）形狀是不標準的例如：許多變壓器、混合電路結構、風扇、機械開關塊，等。
參數
各種SMT元器件的參數規格
Chip片電阻，電容等：尺寸規格： 0201,0402,0603,0805,1206,1210,2010，等。
鉭電容：尺寸規格： TANA,TANB,TANC,TANDSOT
晶體管：SOT23,SOT143,SOT89等
SMD
melf圓柱形元件：二極體,電阻等
SOIC集成電路：尺寸規格： SOIC08,14,16,18,20,24,28,32
QFP 密腳距集成電路PLCC集成電路：PLCC20,28,32,44,52,68,84
BGA 球柵列陣包裝集成電路：列陣間距規格： 1.27,1.00,0.80
CSP 集成電路：元件邊長不超過裡面晶元邊長的1.2倍，列陣間距<0.50的microBGA
噴嘴噴霧霧粒的統計平均直徑，有很多評價方法，通常有算術統計平均直徑，幾何統計平均直徑，不過最常用的是索泰爾平均，簡稱SMD。
其原理是將所有的霧粒用具有相同表面積和體積的均一直徑的圓球來近似，所求的圓球直徑即為索泰爾平均直徑。
由於這種統計平均很好的反映了課題的物理特性，因此在實際中應用最廣。
SMD元件(8張)
4特點編輯
組裝密度高、電子產品體積小、重量輕，貼片元件的體積和重量只有傳統插裝元件的1/10左右，一般採用SMT之後，電子產品體積縮小40%~60%，重量減輕60%~80%。
可靠性高、抗振能力強。焊點缺陷率低。
高頻特性好。減少了電磁和射頻干擾。
易於實現自動化，提高生產效率。降低成本達30%~50%。節省材料、能源、設備、人力、時間等。
5檢驗編輯
索特平均直徑
表面組裝元器件檢驗。元器件主要檢測項目包括：可焊性、引腳共面性和使用性， 應由檢驗部門作抽樣檢驗。元器件可焊性的檢測可用不銹鋼鑷子夾住元器件體浸入235±5℃ 或230±5℃的錫鍋中，2±0.2s或3±0.5s時取出。在20倍顯微鏡下檢查焊端的沾錫情況，要求元器件焊端90%以上沾錫。
作為加工車間可做以下外觀檢查：
⒈目視或用放大鏡檢查元器件的焊端或引腳表面是否氧化或有無污染物。
⒉元器件的標稱值、規格、型號、精度、外形尺寸等應與產品工藝要求相符。
⒊SOT、SOIC的引腳不能變形，對引線間距為0.65mm以下的多引線QFP器件，其引腳共面性應小於0.1mm（可通過貼裝機光學檢測）。
⒋要求清洗的產品，清洗後元器件的標記不脫落，且不影響元器件性能和可靠性（清洗後目檢）。
6理論編輯
檢查方法論：本文闡述，過程監測可以防止電路板缺陷，並提高全面質量。
檢查可以經常提醒你，你的裝配工藝是不是還有太多的變數。即使在你的製造工藝能夠達到持續的零缺陷生產之後，某種形式的檢查或者監測對於保證所希望的質量水平還是必要的。表面貼裝裝配是一系列非常復雜的事件與大量單獨行動。我們的訣竅是要建立一個平衡的檢查（inspection）與監測（monitering）的策略，而不需要進行100%的檢查。本文要討論的是檢查方法、技術和手工檢查工具，以及回顧一下自動檢查工具和使用檢查結果（缺陷數量與類型）來改善工藝與產品的質量。
檢查是一種以產品為中心的活動，而監測是以工藝為中心的活動。兩者對於一個品質計劃都是需要的，但是，長期的目標應該是少一點產品檢查和多一點工藝監測。產品檢查是被動的（缺陷已經發生），而工藝監測是主動的（缺陷可以防止） - 很明顯，預防比對已經存在的缺陷作被動反應要有價值地多。
檢查其實是一個篩選過程，因為它企圖找出不可接受的產品去修理。事實十分清楚，大量的檢查不一定提高或保證產品品質。德明（Deming）十四點中的第三點說，「不要指望大批檢查」。德明強調，一個強有力的工藝應該把重點放在建立穩定的、可重復的、統計上監測的工藝目標上，而不是大批量的檢查。檢查是一個主觀的活動，即使有相當程度的培訓，它也是一個困難的任務。在許多情況中，你可以叫一組檢查員來評估一個焊接點，但是得到幾種不同的意見。
操作員疲勞是為什麼100%檢查通常找不出每一個製造缺陷的原因，另外，這是一個成本高、無價值增值的操作。它很少達到更高產品質量和顧客滿意的所希望目標。
幾年前，我們開始了使用「過程監測」這個術語，而不是檢查員，因為我們想要將生產場所的思想觀念從被動反應轉變到主動預防。一個檢查員通常坐在裝配線的末尾，檢查產品。在一個理想的情況中，工藝監測活動是產品檢查與工藝監測之間的一個平衡 - 例如，確認正確的工藝參數正在使用，測量機器的性能，和建立與分析控制圖表。工藝監測承擔這些活動的一個領導角色；它們幫助機器操作員完成這些任務。培訓是一個關鍵因素。工藝監測員與機器操作員必須理解工藝標准（例如，IPC-A-610）、工藝監測的概念和有關的工具（例如，控制圖表、Pareto圖表等）。工藝監測員也提高產品品質和過程監測。作為製造隊伍中的關鍵一員，監測員鼓勵一種缺陷預防的方法，而不是一種查找與修理的方法。
過分檢查也是一個普遍的問題。在許多情況中，過分檢查只是由於對IPC-A-610工藝標準的錯位理解所造成的。例如，對於插入安裝的元件，許多檢查員還希望板的兩面完美的焊接圓腳，通孔完全充滿。可是，這不是IPC-A-610所要求的。檢查質量隨著檢查員的注意力緊張與集中的程度而波動。例如，懼怕（管理層的壓力）可能提高生產場所的注意力集中程度，一段時間內質量可能改善。可是，如果大批檢查是主要的檢查方法，那麼缺陷產品還可能產生，並可能走出工廠。
我們應該迴避的另一個術語是補焊（touch-up）。在正個行業，許多雇員認為補焊是一個正常的、可接受的裝配工藝部分。這是非常不幸的，因為任何形式的返工與修理都應該看作是不希望的。返工通常看作為不希望的，但它是灌輸在整個製造組織的必要信息。重要的是建立一個把缺陷與返工看作是可避免的和最不希望的製造環境。
對於多數公司，手工檢查是第一道防線。檢查員使用各種放大工具，更近地查看元件與焊接點。IPC-A-610基於檢查元件的焊盤寬度建立了一些基本的放大指引。這些指引的主要原因是避免由於過分放大造成的過分檢查。例如，如果焊盤寬度是0.25~0.50 mm，那末所希望的放大倍數是10X，如有必要也可使用20X作參考。
每個檢查員都有一種喜愛的檢查工具；有一種機械師使用的三個鏡片折疊式袖珍放大鏡是比較好的。它可以隨身攜帶，最大放大倍數為12X，這剛好適合於密間距焊接點。或許，最常見的檢查工具是顯微鏡，放大范圍10-40X。但是顯微鏡連續使用時造成疲勞，通常導致過分檢查，因為放大倍數通常超過IPC-A-610的指引。當然在需要仔細檢查可能的缺陷時還是有用的。
對於一般檢查，首選一種配備可變焦鏡頭（4-30X）和高清晰度彩色監視器的視頻系統。這些系統容易使用，更重要的是比顯微鏡更不容易疲勞。高質量的視頻系統價格不到$2000美元，好的顯微鏡價格也在這個范圍。視頻系統的額外好處是不止一個人可以看到物體，這在培訓或者檢查員需要第二種意見時是有幫助的。Edmund Scientific公司有大量的放大工具，從手持式放大鏡到顯微鏡到視頻系統。
概括起來，建立一個介於0-100%檢查的平衡的監測策略是一個挑戰。從這一點，關鍵的檢查點，我們將討論檢查設備。
自動化是奇妙的；在許多情況中，比檢查員更准確、快速和效率高。但可能相當昂貴，決定於其復雜化程度。自動化檢查設備可能會淡化人的意識，給人一個安全的錯覺。
錫膏檢查。錫膏印刷是一個復雜的過程，它很容易偏離所希望的結果。需要一個清晰定義和適當執行的工藝監測策略來保持該工藝受控。至少要人工檢查覆蓋區域和測量厚度，但是最好使用自動化的覆蓋、厚度和體積的測量。使用極差控制圖（X-bar R chart）來記錄結果。
錫膏檢查設備有簡單的3X放大鏡到昂貴的自動在線機器。一級工具使用光學或激光測量厚度，而二級工具使用激光測量覆蓋區域、厚度和體積。兩種工具都是離線使用的。三級工具也測量覆蓋區域、厚度和體積，但是在線安裝的。這些系統的速度、精度和可重復性是不同的，取決於價格。越貴的工具提供更好的性能。
對於大多數裝配線，特別是高混合的生產，首選中等水平性能，它是離線的、安裝檯面的工具，測量覆蓋面積、厚度和體積。這些工具具有靈活性，成本低於$50,000美元，一般都提供所希望數量的反饋信息。很明顯，自動化工具成本都貴得多（$75,000 - $200,000美元）。可是，它們檢查板速度更快，更方便，因為是在線安裝的。最適合於大批量、低混合的裝配線。
膠的檢查。膠的分配是另一容易偏離所希望結果的復雜工藝。與錫膏印刷一樣，需要一個清晰定義和適當執行的工藝監測策略，以保持該工藝受控。推薦使用手工檢查膠點直徑。使用極差控制圖（X-bar R chart）來記錄結果。
在一個滴膠循環的前後，在板上滴至少兩個隔離的膠點來代表每一點直徑是一個好主意。這允許操作員比較帝膠循環期間的膠點品質。這些點也可以用來測量膠點直徑。膠點檢查工具相對不貴，基本上有攜帶型或台式測量顯微鏡。還不知道有沒有專門設計用於膠點檢查的自動設備。一些自動光學檢查(AOI,automated optical inspection）機器可以調整用來完成這個任務，但可能是大材小用。
最初產品（first-article）的確認。公司通常對從裝配線上下來的第一塊板進行詳細的檢查，以證實機器的設定。這個方法慢、被動和不夠准確。常見到一塊復雜的板含有至少1000個元件，許多都沒有標記（值、零件編號等）。這使檢查困難。驗證機器設定（元件、機器參數等）是一個積極的方法。AOI可以有效地用於第一塊板的檢查。一些硬體與軟體供應商也提供送料器（feeder）設定確認軟體。
協調機器設定的驗證是一個工藝監測員的理想角色，他通過一張檢查表的幫助帶領機器操作員通過生產線確認過程。除了驗證送料器的設定之外，工藝監測員應該使用現有工具仔細地檢查最初的兩塊板。在迴流焊接之後，工藝監測員應該進行對關鍵元件（密間距元件、BGA、極性電容等）快速但詳細的檢查。同時，生產線繼續裝配板。為了減少停機時間，在工藝監測員檢查最初兩塊迴流之後的板的同時，生產線應該在迴流之前裝滿板。這可能有點危險，但是通過驗證機器設定可以獲得這樣做的信心。
X射線檢查。基於經驗，X射線對於BGA裝配不一定要強制使用。可是，它當然是手頭應該有的一個好工具，如果你買得起的話。應該推薦對CSP裝配使用它。X射線對檢查焊接短路非常好，但對查找焊接開路效果差一點。低成本的X射線機器只能往下看，對焊接短路的檢查是足夠的。可以將檢查中的物體傾斜的X射線機器對檢查開路比較好。
自動光學檢查（AOI）。十年前，光學檢查被用作可以解決每個人的品質問題的工具。後來該技術被停止不用，因為它不能跟上裝配技術的步伐。在過去五年中，它又作為一種合乎需要的技術再次出現。一個好的工藝監測策略應該包括一些重疊的工具，如在線測試（ICT）、光學檢查、功能測試和外觀檢查。這些過程相互重疊、相互補充，都不能單獨提供足夠的覆蓋率。
二維的（2-D)AOI機器可以檢查元件丟失、對中錯誤、不正確零件編號和極性反向。另外，三維（3-D）的機器可以評估焊接點的品質。一些供應商開提供台式、2-D AOI機器，價格低於$50,000美元。這些機器對於最初產品的檢查和小批量的樣品計劃是理想的。在較高性能的種類中，2-D獨立或在線機器價格在$75,000-125,000美元，而3-D機器價格$150,000-250,000美元。AOI技術有相當的前途，但是處理速度和編程時間還是一個局限因素。
數據收集是一回事，但是使用這些數據來提高性能和減少缺陷才是最終目的。不幸的是，許多公司收集一大堆數據而沒有有效地利用它。審查和分析數據可能是費力的，經常看到這個工作只由工程設計人員進行，不包括生產活動。沒有準確的反饋，生產盲目地進行。每周的品質會議對於工程設計與生產部門溝通關鍵信息和推動必要的改進可能是一個有效的方法。這些會議要求一個領導者，必須組織良好，尤其時間要短（30分鍾或更少）。在這些會議上提出的數據必須用戶友好和有意義（例如，Pareto圖表）。當確認一個問題後，必須馬上指派一個調查研究人員。為了保證一個圓滿結束，會議領導必須做准確的記錄。結束意味著根源與改正行動。
7封裝編輯
微型SMD晶圓級CSP封裝：
微型SMD是標準的薄型產品。在SMD晶元的一面帶有焊接凸起（solder bump）。微型SMD生產工藝步驟包括標准晶圓製造、晶圓再鈍化、I/O焊盤上共熔焊接凸起的沉積、背磨（僅用於薄型產品）、保護性封裝塗敷、用晶圓選擇平台進行測試、激游標記，以及包裝成帶和卷形式，最後採用標準的表面貼裝技術(SMT）裝配在PCB上。
微型SMD是一種晶圓級晶元尺寸封裝(WLCSP），它有如下特點：
⒈ 封裝尺寸與裸片尺寸大小一致；
⒉ 最小的I/O管腳；
⒊ 無需底部填充材料；
⒋ 連線間距為0.5mm；
⒌ 在晶元與PCB間無需轉接板（interposer）。
注意事項
表面貼裝注意事項：
a. 微型SMD表面貼裝操作包括：
⒈ 在PCB上印刷焊劑；
⒉ 採用標准拾放工具進行元件放置；
⒊ 焊接凸起的迴流焊及清潔（視焊劑類型而定）。
b. 微型SMD的表面貼裝優點包括：
⒈ 採用標准帶和卷封裝形式付運，方便操作（符合EIA-481-1規范）；
⒉ 可使用標準的SMT拾放工具；
⒊ 標準的迴流焊工藝。
封裝尺寸
SMD貼片元件的封裝尺寸：
公制：3216——2012——1608——1005——0603——0402
英制：1206——0805——0603——0402——0201——01005
注意：
0603有公制，英制的區分
公制0603的英制是英制0201
英制0603的公制是公制1608
還要注意1005與01005的區分
1005也有公制，英制的區分
英制1005的公制是公制2512
公制1005的英制是英制0402
像在ProtelDXP(Protel2004）及以後版本中已經有SMD貼片元件的封裝庫了，如
CC1005-0402：用於貼片電容，公制為1005，英制為0402的封裝
CC1310-0504：用於貼片電容，公制為1310，英制為0504的封裝
CC1608-0603：用於貼片電容，公制為1608，英制為0603的封裝
CR1608-0603：用於貼片電阻，公制為1608，英制為0603的封裝，與CC16-8-0603尺寸是一樣的，只是方便識別。
PCB布局
表面貼裝封裝有非焊接屏蔽界定（NSMD）和焊點屏蔽界定（SMD）兩種。與SMD方式相比，NSMD方式可嚴格控制銅蝕刻工藝並減少PCB上的應力集中點，因此應首選這種方式。
為了達到更高的離地高度，建議使用厚度低於30微米的覆銅層。30微米或以上厚度的覆銅層會降低有效離地高度，從而影響焊接的可靠性。此外，NSMD焊盤與接地焊盤之間的連線寬度不應超過焊盤直徑的三分之二。建議使用表1列出的焊盤尺寸：
採用焊盤內過孔結構（微型過孔）的PCB布局應遵守NSMD焊盤界定，以保證銅焊盤上有足夠的潤焊區從而增強焊接效果。
考慮到內部結構性能，可使用有機可焊性保護（OSP）塗層電路板處理方法，可以採用銅OSP和鎳-金鍍層：
⒈ 如果採用鍍鎳-金法（電鍍鎳，沉積金），厚度不應超過0.5微米，以免焊接頭脆變；
⒉ 由於焊劑具有表面張力，為了防止部件轉動，印製線應在X和Y方向上對稱；
⒊ 建議不使用熱空氣焊劑塗勻（HASL）電路板處理方法。
印刷工藝
絲網印刷工藝：
⒈ 模版在經過電鍍拋光後接著進行激光切割。
⒉ 當焊接凸起不足10個而且焊接凸起尺寸較小時，應盡量將孔隙偏移遠離焊盤，以盡量減少橋接問題。當焊接凸起數超過10或者焊接凸起較大時則無需偏移。
⒊ 採用3類（粒子尺寸為25-45微米）或精密焊劑印刷。
元件放置
微型SMD的放置可使用標准拾放工具，並可採用下列方法進行識別或定位：
⒈ 可定位封裝的視覺系統。
⒉ 可定位單個焊接凸起的視覺系統，這種系統的速度較慢而且費用很高。
微型SMD放置的其它特徵包括：
⒈ 為了提高放置精度，最好採用IC放置/精密間距的放置機器，而不是射片機（chip-shooter）。
⒉ 由於微型SMD焊接凸起具有自我對中（selfcentering）特性，當放置偏移時會自行校正。
⒊ 盡管微型SMD可承受高達1kg的放置力長達0.5秒，但放置時應不加力或力量盡量小。建議將焊接凸起置於PCB上的焊劑中，並深入焊劑高度的20%以上。
焊接清潔
迴流焊和清潔：
⒈ 微型SMD可使用業界標準的迴流焊工藝。
⒉ 建議在迴流焊中使用氮氣進行清潔。
⒊ 按J-STD-020標准，微型SMD可承受多達三次迴流焊操作（最高溫度為235℃），符合。
⒋ 微型SMD可承受最高260℃、時間長達30秒的迴流焊溫度，。
焊接返工
產生微型SMD返工的關鍵因素有如下幾點：
⒈ 返工過程與多數BGA和CSP封裝的返工過程相同。
⒉ 返工迴流焊的各項參數應與裝配時迴流焊的原始參數完全一致。
⒊ 返工系統應包括具有成型能力的局部對流加熱器、底部預加熱器，以及帶圖像重疊功能的元件拾放機。
質量檢測
以下是微型SMD安裝在FR-4 PCB上時的焊接點可靠性檢查，以及機械測試結果。測試包括使用菊花鏈元件。產品可靠性數據在產品的每項質檢報告中分別列出。
焊接質檢
焊接可靠性質檢：
⒈ 溫度循環：應遵循IPC-SM-785 《表面貼裝焊接件的加速可靠性測試指南》進行測試。
⒉封裝剪切：作為生產工藝的一部分，應在封裝時收集焊接凸起的剪切數據，以確保焊球（solder ball）與封裝緊密結合。對於直徑為0.17mm的焊接凸起，所記錄的每焊接凸起平均封裝剪切力約為100gm。對於直徑為0.3mm的焊接凸起，每個焊接凸起的封裝剪切力大於200gm。所用的材料和表面貼裝方法不同，所測得的封裝剪切數值也會不同。
⒊ 拉伸測試：將一個螺釘固定在元件背面，將裝配好的8焊接凸起微型SMD部件垂直上拉，直到將元件拉離電路板為止。對於直徑為0.17mm的焊接凸起來說，所記錄的平均拉升力為每焊接凸起80gm。
⒋ 下落測試：下落測試的對象是安裝在1.5mm厚PCB上具有8個焊接凸起的微型SMD封裝，焊接凸起直徑為0.17mm。在第一邊下落7次，第二邊下落7次，拐角下落8次，水平下落8次，總共30次。如果測試結果菊花鏈迴路中的阻抗增加10%以上，則視為不能通過測試。
⒌ 三點折彎測試：用寬度為100mm的測試板進行三點彎曲測試，以9.45 mm/min的力對中點進行扭轉。測試結果表明，即使將扭轉力增加到25mm也無焊接凸起出現損壞。
熱特性
按照IA/JESD51-3規定，採用低效熱傳導測試板來評估微型SMD封裝的熱特性。SMD產品的性能視產品裸片尺寸和應用（PCB布局及設計）而定。
8防潮編輯
SMD件防潮管理規定：
目的
為確保所有潮濕敏感器件在儲存及使用中受到有效的控制，避免以下兩點：
① 零件因潮濕而影響焊接質量。
② 潮濕的零件在瞬時高溫加熱時造成塑體與引腳處發生裂縫，輕微裂縫引起殼體滲漏使晶元受潮慢慢失敗，影響產品壽命，嚴重裂縫的直接破壞元件。
適用范圍
適用於所有潮濕敏感件的儲存及使用。
內容
⒊1 檢驗及儲存
⒊1.1 所有塑料封裝的SMD件在出廠時已被密封了防潮濕的包裝，任何人都不能隨意打開，倉管員收料及IQC檢驗時從包裝確認SMD件的型號及數量。必須打開包裝時，應盡量減少開封的數量，檢查後及時把SMD件放回原包裝，再用真空機抽真空後密封口。
⒊1.2 凡是開封過的SMD件，盡量優先安排上線。
⒊1.3 潮濕敏感件儲存環境要求，室溫低於30℃，相對濕度小於75%。
⒊2 生產使用
⒊2.1 根據生產進度控制包裝開封的數量，PCB、QFP、BGA盡量控制於12小時用完，SOIC、SOJ、PLCC控制於48小時內完成。
⒊2.2 對於開封未用完的SMD件，重新裝回袋內，放入乾燥劑，用抽真空機抽真空後密封口。
⒊2.3 使用SMD件時，先檢查濕度指示卡的濕度值，濕度值達30%或以上的要進行烘烤，公司使用SMD件配備濕度顯示卡一般為六圈式的，濕度分別為10%、20%、30%、40%、50%、60%。讀法：如20%的圈變成粉紅色，40%的圈仍顯示為藍色，則藍色與粉紅色之間淡紫色旁的30%，即為濕度值。
⒊3 驅濕烘乾
⒊3.1 開封時發現指示卡的濕度為30%以上要進行高溫烘乾。烘箱溫度：125℃±5℃烘乾時間5~48小時，具體的略有溫度與時間因不同廠商差異，參照廠商的烘乾說明。
⒊3.2 QFP的包裝塑料盤有不耐高溫和耐高溫兩種，耐高溫的有Tmax=135、150或180℃幾種可直接放進烘烤，不耐高溫的料盤，不能直接放入烘箱烘烤。
9要求編輯
在柔性印製電路板FPC上貼裝SMD的工藝要求：
在電子產品小型化發展之際，相當一部分消費類產品的表面貼裝，由於組裝空間的關系，其SMD都是貼裝在FPC上來完成整機的組裝的.FPC上SMD的表面貼裝已成為SMT技術發展趨勢之一.對於表面貼裝的工藝要求和注意點有以下幾點.
常規SMD貼裝
特點：貼裝精度要求不高，元件數量少，元件品種以電阻電容為主，或有個別的異型元件.
關鍵過程：1.錫膏印刷：FPC靠外型定位於印刷專用托板上，一般採用小型半自動印刷機印刷，也可以採用手動印刷，但是手動印刷質量比半自動印刷的要差.
⒉貼裝：一般可採用手工貼裝，位置精度高一些的個別元件也可採用手動貼片機貼裝.
⒊焊接：一般都採用再流焊工藝，特殊情況也可用點焊.
『伍』 485星型鏈接時，主採集設備上的電路設計這樣是否可行
不可以！
從站之間應依次採用手拉手的方式，串接成菊花鏈匯流排，不留分支！
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下列建議希望會有所幫助：
1.採用阻抗匹配、低衰減的RS485專用匯流排電纜(專利號：2010 2 0559128.9)更有利於保證通信。一般推薦如下：
普通雙絞屏蔽型電纜 STP-120Ω（for RS485 & CAN） one pair 20 AWG ，電纜外徑7.7mm左右。適用於室內、管道及一般工業環境。使用時，屏蔽層一端接地！
普通雙絞屏蔽型電纜 STP-120Ω（for RS485 & CAN） one pair 18 AWG ，電纜外徑8.2mm左右。適用於室內、管道及一般工業環境。使用時，屏蔽層一端接地！
鎧裝雙絞屏蔽型電纜 ASTP-120Ω（for RS485 & CAN） one pair 18 AWG ，電纜外徑12.3mm左右。可用於干擾嚴重、鼠害頻繁以及有防雷、防爆要求的場所。使用時，建議鎧裝層兩端接地，最內層屏蔽一端接地！
CC-Link的匯流排電纜是特性阻抗為110±10Ω的3芯絞合屏蔽電纜，國產型號規格：STP-110Ω（for CANopen & CC-Link）3C×20AWG ，使用時，屏蔽層應只在一端接地！
2.傳輸距離超過300米應加終端電阻（一般為120Ω）。
3.變頻器、動力電纜、變壓器、大功率電機等往往伴隨著低頻干擾，而這種干擾是用高導電率材料做屏蔽層的電纜無法解決的，包括原裝的進口電纜。只有用高導磁率材料（如鋼帶、鋼絲）做的屏蔽層才能有效抑制低頻干擾。
最常用的方法就是給電纜套上鋼管或直接採用高導磁率材料製成的鎧裝型電纜——ASTP-120Ω（for RS485 & CAN） one pair 18 AWG .
戶外敷設電纜防雷很重要！雷電的等效干擾頻率在100k左右，也屬於低頻干擾。
《GB50057-94建築物防雷設計規范》第6.3.1條：......在需要保護的空間內，當採用屏蔽電纜時其屏蔽層應至少在兩端並宜在防雷區交界處做等電位連接，當系統要求只在一端做等電位連接時，應採用兩層屏蔽，外層屏蔽按前述要求處理。
《GB 50217-2007電纜設計規范》也有類似的表述，搜索「工業自動化綜合電纜解決方案」進入中國工控網論壇可查。
『陸』 485通信電路所有的a和所有的b是不是多是連在一起的
485網路是手牽手的菊花鏈
『柒』 請問485模塊的菊花鏈拓撲結構接線是電路圖上的串聯還是並聯。如果有圖且正確的話加分。
rs485不是只能是串聯嗎？powerbus二匯流排可以無極性接線任意拓撲。
『捌』 百度百科說：RS422匯流排、RS485和RS422電路原理基本相同，都是以差動方式發送和接受，不需要數字地線
建議用 屏蔽線，最好 雙屏蔽
這個時候，屏蔽層 要 接的
『玖』 怎樣用PROTEL 畫電路原理圖和PCB圖畫的時候需要注意些什麼 有什麼布線規則謝謝 ！
設計過程
A.創建網路表
1.網路表是原理圖與PCB的介面文件，PCB設計人員應根據所用的原理圖和PCB設計工具的特性，選用正確的網路表格式，創建符合要求的網路表。
2.創建網路表的過程中，應根據原理圖設計工具的特性，積極協助原理圖設計者排除錯誤。保證網路表的正確性和完整性。
3.確定器件的封裝（PCB FOOTPRINT）．
4.創建PCB板 根據單板結構圖或對應的標准板框,創建PCB設計文件；
注意正確選定單板坐標原點的位置，原點的設置原則：
A.單板左邊和下邊的延長線交匯點。
B.單板左下角的第一個焊盤。
板框四周倒圓角，倒角半徑5mm。特殊情況參考結構設計要求。
B.布局
1.根據結構圖設置板框尺寸，按結構要素布置安裝孔、接插件等需要定位的器件，並給這些器件賦予不可移動屬性。按工藝設計規范的要求進行尺寸標注。
2.根據結構圖和生產加工時所須的夾持邊設置印製板的禁止布線區、禁止布局區域。根據某些元件的特殊要求，設置禁止布線區。
3.綜合考慮PCB性能和加工的效率選擇加工流程。
加工工藝的優選順序為：元件面單面貼裝——元件面貼、插混裝（元件面插裝焊接面貼裝一次波峰成型）——雙面貼裝——元件面貼插混裝、焊接面貼裝。
4.布局操作的基本原則
A.遵照「先大後小，先難後易」的布置原則，即重要的單元電路、核心元器件應當優先布局．
B.布局中應參考原理框圖，根據單板的主信號流向規律安排主要元器件．
C.布局應盡量滿足以下要求:總的連線盡可能短，關鍵信號線最短;高電壓、大電流信號與小電流，低電壓的弱信號完全分開;模擬信號與數字信號分開；高頻信號與低頻信號分開；高頻元器件的間隔要充分．
D.相同結構電路部分，盡可能採用「對稱式」標准布局；
E.按照均勻分布、重心平衡、版面美觀的標准優化布局；
F.器件布局柵格的設置，一般IC器件布局時，柵格應為50--100 mil,小型表面安裝器件，如表面貼裝元件布局時，柵格設置應不少於25mil。
G.如有特殊布局要求，應雙方溝通後確定。
5.同類型插裝元器件在X或Y方向上應朝一個方向放置。同一種類型的有極性分立元件也要力爭在X或Y方向上保持一致，便於生產和檢驗。
6.發熱元件要一般應均勻分布，以利於單板和整機的散熱，除溫度檢測元件以外的溫度敏感器件應遠離發熱量大的元器件。
7.元器件的排列要便於調試和維修，亦即小元件周圍不能放置大元件、需調試的元、器件周圍要有足夠的空間。
8.需用波峰焊工藝生產的單板，其緊固件安裝孔和定位孔都應為非金屬化孔。當安裝孔需要接地時,應採用分布接地小孔的方式與地平面連接。
9.焊接面的貼裝元件採用波峰焊接生產工藝時，阻、容件軸向要與波峰焊傳送方向垂直，阻排及SOP（PIN間距大於等於1.27mm）元器件軸向與傳送方向平行；PIN間距小於1.27mm（50mil)的IC、SOJ、PLCC、QFP等有源元件避免用波峰焊焊接。
10. BGA與相鄰元件的距離>5mm。其它貼片元件相互間的距離>0.7mm；貼裝元件焊盤的外側與相鄰插裝元件的外側距離大於2mm；有壓接件的PCB，壓接的接插件周圍5mm內不能有插裝元、器件，在焊接面其周圍5mm內也不能有貼裝元、器件。
11. IC去偶電容的布局要盡量靠近IC的電源管腳，並使之與電源和地之間形成的迴路最短。
12.元件布局時,應適當考慮使用同一種電源的器件盡量放在一起,以便於將來的電源分隔。
13.用於阻抗匹配目的阻容器件的布局，要根據其屬性合理布置。
串聯匹配電阻的布局要靠近該信號的驅動端，距離一般不超過500mil。
匹配電阻、電容的布局一定要分清信號的源端與終端，對於多負載的終端匹配一定要在信號的最遠端匹配。
14.布局完成後列印出裝配圖供原理圖設計者檢查器件封裝的正確性，並且確認單板、背板和接插件的信號對應關系，經確認無誤後方可開始布線。
C.設置布線約束條件
1.報告設計參數
布局基本確定後，應用PCB設計工具的統計功能，報告網路數量，網路密度，平均管腳密度等基本參數，以便確定所需要的信號布線層數。
信號層數的確定可參考以下經驗數據
Pin密度 信號層數 板層數
1.0以上 2 2
0.6-1.0 2 4
0.4-0.6 4 6
0.3-0.4 6 8
0.2-0.3 8 12
<0.2 10 >14
註：PIN密度的定義為： 板面積（平方英寸）/（板上管腳總數/14）
布線層數的具體確定還要考慮單板的可靠性要求，信號的工作速度，製造成本和交貨期等因素。
1.布線層設置 在高速數字電路設計中，電源與地層應盡量靠在一起，中間不安排布線。所有布線層都盡量靠近一平面層，優選地平面為走線隔離層。
為了減少層間信號的電磁干擾，相鄰布線層的信號線走向應取垂直方向。
可以根據需要設計1--2個阻抗控制層，如果需要更多的阻抗控制層需要與PCB產家協商。阻抗控制層要按要求標注清楚。將單板上有阻抗控制要求的網路布線分布在阻抗控制層上。
2.線寬和線間距的設置
線寬和線間距的設置要考慮的因素
A.單板的密度。板的密度越高，傾向於使用更細的線寬和更窄的間隙。
B.信號的電流強度。當信號的平均電流較大時，應考慮布線寬度所能承載的的電流，線寬可參考以下數據：
PCB設計時銅箔厚度,走線寬度和電流的關系
不同厚度，不同寬度的銅箔的載流量見下表:
銅皮厚度35um銅皮厚度50um銅皮厚度70um
銅皮Δt=10℃銅皮Δt=10℃銅皮Δt=10℃
註：
i.用銅皮作導線通過大電流時，銅箔寬度的載流量應參考表中的數值降額50%去選擇考慮。
ii.在PCB設計加工中，常用OZ（盎司）作為銅皮厚度的單位，1 OZ銅厚的定義為1平方英尺面積內銅箔的重量為一盎，對應的物理厚度為35um；2OZ銅厚為70um。
C.電路工作電壓：線間距的設置應考慮其介電強度。
D.可靠性要求。可靠性要求高時，傾向於使用較寬的布線和較大的間距。
E. PCB加工技術限制
國內國際先進水平
推薦使用最小線寬/間距6mil/6mil 4mil/4mil
極限最小線寬/間距4mil/6mil 2mil/2mil
1.孔的設置
過線孔
製成板的最小孔徑定義取決於板厚度，板厚孔徑比應小於5--8。
孔徑優選系列如下：
孔徑：24mil 20mil 16mil 12mil 8mil
焊盤直徑：40mil 35mil 28mil 25mil 20mil
內層熱焊盤尺寸：50mil 45mil 40mil 35mil 30mil
板厚度與最小孔徑的關系：
板厚：3.0mm2.5mm2.0mm1.6mm1.0mm
最小孔徑：24mil 20mil 16mil 12mil 8mil
盲孔和埋孔
盲孔是連接表層和內層而不貫通整板的導通孔，埋孔是連接內層之間而在成
品板表層不可見的導通孔，這兩類過孔尺寸設置可參考過線孔。
應用盲孔和埋孔設計時應對PCB加工流程有充分的認識，避免給PCB加工帶
來不必要的問題，必要時要與PCB供應商協商。
測試孔
測試孔是指用於ICT測試目的的過孔，可以兼做導通孔，原則上孔徑不限，焊盤直徑應不小於25mil，測試孔之間中心距不小於50mil。
不推薦用元件焊接孔作為測試孔。
2.特殊布線區間的設定
特殊布線區間是指單板上某些特殊區域需要用到不同於一般設置的布線參數，如某些高密度器件需要用到較細的線寬、較小的間距和較小的過孔等，或某些網路的布線參數的調整等，需要在布線前加以確認和設置。
3.定義和分割平面層
A.平面層一般用於電路的電源和地層（參考層），由於電路中可能用到不同的電源和地層，需要對電源層和地層進行分隔，其分隔寬度要考慮不同電源之間的電位差，電位差大於12V時，分隔寬度為50mil，反之，可選20--25mil。
B.平面分隔要考慮高速信號迴流路徑的完整性。
C.當由於高速信號的迴流路徑遭到破壞時，應當在其他布線層給予補嘗。例如可用接地的銅箔將該信號網路包圍，以提供信號的地迴路。
B.布線前模擬（布局評估，待擴充）
C.布線
1.布線優先次序
關鍵信號線優先：電源、摸擬小信號、高速信號、時鍾信號和同步信號等關鍵信號優先布線
密度優先原則：從單板上連接關系最復雜的器件著手布線。從單板上連線最密集的區域開始布線。
2.自動布線
在布線質量滿足設計要求的情況下，可使用自動布線器以提高工作效率，在自動布線前應完成以下准備工作：
自動布線控制文件(do file)
為了更好地控制布線質量，一般在運行前要詳細定義布線規則，這些規則可以在軟體的圖形界面內進行定義，但軟體提供了更好的控制方法，即針對設計情況，寫出自動布線控制文件（do file),軟體在該文件控制下運行。
3.盡量為時鍾信號、高頻信號、敏感信號等關鍵信號提供專門的布線層，並保證其最小的迴路面積。必要時應採取手工優先布線、屏蔽和加大安全間距等方法。保證信號質量。
4.電源層和地層之間的EMC環境較差，應避免布置對干擾敏感的信號。
5.有阻抗控制要求的網路應布置在阻抗控制層上。
6.進行PCB設計時應該遵循的規則
1）地線迴路規則：
環路最小規則，即信號線與其迴路構成的環面積要盡可能小，環面積越小，對外的輻射越少，接收外界的干擾也越小。針對這一規則，在地平面分割時，要考慮到地平面與重要信號走線的分布，防止由於地平面開槽等帶來的問題；在雙層板設計中，在為電源留下足夠空間的情況下，應該將留下的部分用參考地填充，且增加一些必要的孔，將雙面地信號有效連接起來，對一些關鍵信號盡量採用地線隔離，對一些頻率較高的設計，需特別考慮其地平面信號迴路問題，建議採用多層板為宜。
2） 竄擾控制
串擾（CrossTalk)是指PCB上不同網路之間因較長的平行布線引起的相互干擾，主要是由於平行線間的分布電容和分布電感的作用。克服串擾的主要措施是：
加大平行布線的間距，遵循3W規則。
在平行線間插入接地的隔離線。
減小布線層與地平面的距離。
3） 屏蔽保護
對應地線迴路規則，實際上也是為了盡量減小信號的迴路面積，多見於一些比較重要的信號，如時鍾信號，同步信號；對一些特別重要，頻率特別高的信號，應該考慮採用銅軸電纜屏蔽結構設計，即將所布的線上下左右用地線隔離，而且還要考慮好如何有效的讓屏蔽地與實際地平面有效結合。
4） 走線的方向控制規則：
即相鄰層的走線方向成正交結構。避免將不同的信號線在相鄰層走成同一方向，以減少不必要的層間竄擾；當由於板結構限制（如某些背板）難以避免出現該情況，特別是信號速率較高時，應考慮用地平面隔離各布線層，用地信號線隔離各信號線。
5） 走線的開環檢查規則：
一般不允許出現一端浮空的布線（Dangling Line),
主要是為了避免產生"天線效應"，減少不必要的干擾輻射和接受，否則可能帶來不可預知的結果。
6） 阻抗匹配檢查規則：
同一網路的布線寬度應保持一致，線寬的變化會造成線路特性阻抗的不均勻，當傳輸的速度較高時會產生反射，在設計中應該盡量避免這種情況。在某些條件下，如接插件引出線，BGA封裝的引出線類似的結構時，可能無法避免線寬的變化，應該盡量減少中間不一致部分的有效長度。
7） 走線終結網路規則：
在高速數字電路中，當PCB布線的延遲時間大於信號上升時間（或下降時間）的1/4時，該布線即可以看成傳輸線，為了保證信號的輸入和輸出阻抗與傳輸線的阻抗正確匹配，可以採用多種形式的匹配方法，所選擇的匹配方法與網路的連接方式和布線的拓樸結構有關。
A.對於點對點（一個輸出對應一個輸入）連接，可以選擇始端串聯匹配或終端並聯匹配。前者結構簡單，成本低，但延遲較大。後者匹配效果好，但結構復雜，成本較高。
B.對於點對多點（一個輸出對應多個輸出）連接，當網路的拓樸結構為菊花鏈時，應選擇終端並聯匹配。當網路為星型結構時，可以參考點對點結構。
星形和菊花鏈為兩種基本的拓撲結構,其他結構可看成基本結構的變形,可採取一些靈活措施進行匹配。在實際操作中要兼顧成本、功耗和性能等因素，一般不追求完全匹配，只要將失配引起的反射等干擾限制在可接受的范圍即可。
8） 走線閉環檢查規則：
防止信號線在不同層間形成自環。在多層板設計中容易發生此類問題，自環將引起輻射干擾。
9） 走線的分枝長度控制規則：
盡量控制分枝的長度，一般的要求是Tdelay<=Trise/20。
10） 走線的諧振規則：
主要針對高頻信號設計而言，即布線長度不得與其波長成整數倍關系，以免產生諧振現象。
11） 走線長度控制規則：
即短線規則，在設計時應該盡量讓布線長度盡量短，以減少由於走線過長帶來的干擾問題，特別是一些重要信號線，如時鍾線，務必將其振盪器放在離器件很近的地方。對驅動多個器件的情況，應根據具體情況決定採用何種網路拓撲結構。
12） 倒角規則：
PCB設計中應避免產生銳角和直角，
產生不必要的輻射，同時工藝性能也不好。
13） 器件去藕規則：
A.在印製版上增加必要的去藕電容，濾除電源上的干擾信號，使電源信號穩定。在多層板中，對去藕電容的位置一般要求不太高，但對雙層板，去藕電容的布局及電源的布線方式將直接影響到整個系統的穩定性，有時甚至關繫到設計的成敗。
B.在雙層板設計中，一般應該使電流先經過濾波電容濾波再供器件使用，同時還要充分考慮到由於器件產生的電源雜訊對下游的器件的影響，一般來說，採用匯流排結構設計比較好，在設計時，還要考慮到由於傳輸距離過長而帶來的電壓跌落給器件造成的影響，必要時增加一些電源濾波環路，避免產生電位差。
C.在高速電路設計中，能否正確地使用去藕電容，關繫到整個板的穩定性。
14） 器件布局分區/分層規則：
A.主要是為了防止不同工作頻率的模塊之間的互相干擾，同時盡量縮短高頻部分的布線長度。通常將高頻的部分布設在介面部分以減少布線長度，當然，這樣的布局仍然要考慮到低頻信號可能受到的干擾。同時還要考慮到高/低頻部分地平面的分割問題，通常採用將二者的地分割，再在介面處單點相接。
B.對混合電路，也有將模擬與數字電路分別布置在印製板的兩面，分別使用不同的層布線，中間用地層隔離的方式。
15） 孤立銅區控制規則：
孤立銅區的出現，將帶來一些不可預知的問題，因此將孤立銅區與別的信號相接，有助於改善信號質量，
通常是將孤立銅區接地或刪除。在實際的製作中，PCB廠家將一些板的空置部分增加了一些銅箔，這主要是為了方便印製板加工，同時對防止印製板翹曲也有一定的作用。
16） 電源與地線層的完整性規則：
對於導通孔密集的區域，要注意避免孔在電源和地層的挖空區域相互連接，形成對平面層的分割，從而破壞平面層的完整性，並進而導致信號線在地層的迴路面積增大。
17） 重疊電源與地線層規則：
不同電源層在空間上要避免重疊。主要是為了減少不同電源之間的干擾，特別是一些電壓相差很大的電源之間，電源平面的重疊問題一定要設法避免，難以避免時可考慮中間隔地層。
18）3W規則：
為了減少線間串擾，應保證線間距足夠大，當線中心間距不少於3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規則。如要達到98%的電場不互相干擾，可使用10W的間距。
19）20H規則：
由於電源層與地層之間的電場是變化的，在板的邊緣會向外輻射電磁干擾。稱為邊沿效應。
解決的辦法是將電源層內縮，使得電場只在接地層的范圍內傳導。以一個H（電源和地之間的介質厚度）為單位，若內縮20H則可以將70%的電場限制在接地層邊沿內；內縮100H則可以將98%的電場限制在內。
20） 五---五規則：
印製板層數選擇規則，即時鍾頻率到5MHz或脈沖上升時間小於5ns，則PCB板須採用多層板，這是一般的規則，有的時候出於成本等因素的考慮，採用雙層板結構時，這種情況下，最好將印製板的一面做為一個完整的地平面層。
D.後模擬及設計優化（待補充）
E.工藝設計要求
1.一般工藝設計要求參考《印製電路CAD工藝設計規范》Q/DKBA-Y001-1999
2.功能板的ICT可測試要求
A.對於大批量生產的單板，一般在生產中要做ICT（In Circuit Test),為了滿足ICT測試設備的要求，PCB設計中應做相應的處理，一般要求每個網路都要至少有一個可供測試探針接觸的測試點，稱為ICT測試點。
B. PCB上的ICT測試點的數目應符合ICT測試規范的要求,且應在PCB板的焊接面,檢測點可以是器件的焊點,也可以是過孔。
C.檢測點的焊盤尺寸最小為24mils（0.6mm），兩個單獨測試點的最小間距為60mils(1.5mm)。
D.需要進行ICT測試的單板，PCB的對角上要設計兩個125MILS的非金屬化的孔,為ICT測試定位用。
3. PCB標注規范。鑽孔層中應標明印製板的精確的外形尺寸，且不能形成封閉尺寸標注；所有孔的尺寸和數量並註明孔是否金屬化。
II.設計評審
A.評審流程 設計完成後，根據需要可以由PCB設計者或產品硬體開發人員提出PCB設計質量的評審，其工作流程和評審方法參見《PCB設計評審規范》。
B.自檢項目
如果不需要組織評審組進行設計評審，可自行檢查以下項目。
1.檢查高頻、高速、時鍾及其他脆弱信號線，是否迴路面積最小、是否遠離干擾源、是否有多餘的過孔和繞線、是否有垮地層分割區
2.檢查晶體、變壓器、光藕、電源模塊下面是否有信號線穿過，應盡量避免在其下穿線，特別是晶體下面應盡量鋪設接地的銅皮。
3.檢查定位孔、定位件是否與結構圖一致，ICT定位孔、SMT定位游標是否加上並符合工藝要求。
4.檢查器件的序號是否按從左至右的原則歸宿無誤的擺放規則，並且無絲印覆蓋焊盤；檢查絲印的版本號是否符合版本升級規范，並標識出。
5.報告布線完成情況是否百分之百；是否有線頭；是否有孤立的銅皮。
6.檢查電源、地的分割正確；單點共地已作處理；
7.檢查各層光繪選項正確，標注和光繪名正確；需拼板的只需鑽孔層的圖紙標注。
8.輸出光繪文件，用CAM350檢查、確認光繪正確生成。
9.按規定填寫PCB設計（歸檔）自檢表，連同設計文件一起提交給工藝設計人員進行工藝審查。
10.對工藝審查中發現的問題，積極改進，確保單板的可加工性、可生產性和可測試性。