od電路

① oc門電路和od門電路中的oc，od指的是什麼

oc門電路是輸出級集電極開路。一般為TTL電路。
od門電路是漏極開路，一般為MOS電路.

② 求什麼是集電極開路（OC）什麼是漏極開路（OD）為什麼必須要

什麼是集電極開路（OC）？
我們先來說說集電極開路輸出的結構。集電極開路輸出的結構如圖1所示，右邊的那個三極體集電極什麼都不接，所以叫做集電極開路（左邊的三極體為反相之用，使輸入為"0"時，輸出也為"0"）。對於圖1，當左端的輸入為“0”時，前面的三極體截止（即集電極C跟發射極E之間相當於斷開），所以5V電源通過1K電阻加到右邊的三極體上，右邊的三極體導通（即相當於一個開關閉合）；當左端的輸入為“1”時，前面的三極體導通，而後面的三極體截止（相當於開關斷開）。
我們將圖1簡化成圖2的樣子。圖2中的開關受軟體控制，“1”時斷開，“0”時閉合。很明顯可以看出，當開關閉合時，輸出直接接地，所以輸出電平為0。而當開關斷開時，則輸出端懸空了，即高阻態。這時電平狀態未知，如果後面一個電阻負載（即使很輕的負載）到地，那麼輸出端的電平就被這個負載拉到低電平了，所以這個電路是不能輸出高電平的。
再看圖三。圖三中那個1K的電阻即是上拉電阻。如果開關閉合，則有電流從1K電阻及開關上流過，但由於開關閉和時電阻為0（方便我們的討論，實際情況中開關電阻不為0，另外對於三極體還存在飽和壓降），所以在開關上的電壓為0，即輸出電平為0。如果開關斷開，則由於開關電阻為無窮大（同上，不考慮實際中的漏電流），所以流過的電流為0，因此在1K電阻上的壓降也為0，所以輸出端的電壓就是5V了，這樣就能輸出高電平了。但是這個輸出的內阻是比較大的（即1KΩ），如果接一個電阻為R的負載，通過分壓計算，就可以算得最後的輸出電壓為5*R/(R+1000)伏，即5/(1+1000/R)伏。所以，如果要達到一定的電壓的話，R就不能太小。如果R真的太小，而導致輸出電壓不夠的話，那我們只有通過減小那個1K的上拉電阻來增加驅動能力。但是，上拉電阻又不能取得太小，因為當開關閉合時，將產生電流，由於開關能流過的電流是有限的，因此限制了上拉電阻的取值，另外還需要考慮到，當輸出低電平時，負載可能還會給提供一部分電流從開關流過，因此要綜合這些電流考慮來選擇合適的上拉電阻。
如果我們將一個讀數據用的輸入端接在輸出端，這樣就是一個IO口了（51的IO口就是這樣的結構，其中P0口內部不帶上拉，而其它三個口帶內部上拉），當我們要使用輸入功能時，只要將輸出口設置為1即可，這樣就相當於那個開關斷開，而對於P0口來說，就是高阻態了。
什麼是漏極開路（OD）？
對於漏極開路（OD）輸出，跟集電極開路輸出是十分類似的。將上面的三極體換成場效應管即可。這樣集電極就變成了漏極，OC就變成了OD，原理分析是一樣的。
另一種輸出結構是推挽輸出。推挽輸出的結構就是把上面的上拉電阻也換成一個開關，當要輸出高電平時，上面的開關通，下面的開關斷；而要輸出低電平時，則剛好相反。比起OC或者OD來說，這樣的推挽結構高、低電平驅動能力都很強。如果兩個輸出不同電平的輸出口接在一起的話，就會產生很大的電流，有可能將輸出口燒壞。而上面說的OC或OD輸出則不會有這樣的情況，因為上拉電阻提供的電流比較小。如果是推挽輸出的要設置為高阻態時，則兩個開關必須同時斷開（或者在輸出口上使用一個傳輸門），這樣可作為輸入狀態，AVR單片機的一些IO口就是這種結構。

③ 急求，STM32的引腳配置中OD輸出和PP輸出的區別在哪呢，最好是附有原理圖詳解一下

這是推挽輸出和開漏輸出的電路圖，建議樓主仔細查看GPIO應用配置相關的文檔，希望對你有用。。。

④ 哪些cmos邏輯電路具有od輸出

集電極開路輸出(OC)的TTL器件，或者是漏極開路輸出(OD)的CMOS器件可以並聯使用，並聯的輸出端共用上拉電阻或負載，稱為「線與」功能，只有並聯的輸出端全部是高電平，輸出才是高電平，OC(OD)門並聯也可以用來提高輸出電流，增強帶載能力。 三態輸出(TS)門也可以並聯，由控制電路決定各個門的開、關時間。其他輸出結構的邏輯門並聯時，會造成邏輯錯誤，或燒毀器件。

⑤ 晶元的od門與oc門輸出管腳不需要上拉電阻嗎

上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用。下拉同理，也是將不確定的信號通過一個電阻鉗位在低電平。

上拉是對器件輸入電流，下拉是輸出電流；強弱只是上拉電阻的阻值不同，沒有什麼嚴格區分；對於非集電極（或漏極）開路輸出型電路（如普通門電路）提供電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

一般說來，不光是重要的信號線，只要信號在一段時間內可能出於無驅動狀態，就需要處理。

比如說，一個CMOS門的輸入端阻抗很高，沒有處理，在懸空狀況下很容易撿拾到干擾，如果能量足夠甚至會導致擊穿或者閂鎖，導致器件失效。祈禱輸入的保護二極體安全工作吧。如果電平一直處於中間態，那輸出就可能是不確定的情況，也可能是上下MOS都導通，對器件壽命造成影響。

匯流排上當所有的器件都處於高阻態時也容易有干擾出現。因為這時讀寫控制線處於無效狀態，所以不一定會引起問題。你如果覺得自己能夠接受的話也就將就了。但是這時你就要注意到，控制線不能懸空，不然……

TTL電路的輸入端是一個發射極開路引出的結構，拉高或者不接都是高電平，但是強烈建議不要懸空不接。

上拉還是下拉？要看需要。一方面器件可能又要求，另一方面，比如匯流排上兩個器件，使能控制都是高有效，那麼最好下拉，否則當控制信號沒有建立的時候就會出現兩個沖突，可能燒片。如果計算機匯流排上面掛了一個D/A，上電復位信號要對它清零或者預置，那麼匯流排可以上下拉到你需要的數字。

至於上下拉電阻的大小，這個情況就比較多了。CMOS輸入的阻抗很高，上下拉電阻阻值可以大一些，一般低功耗電路的阻值取得都比較大，但是抗干擾能力相應比較弱一些。

很多場合下拉電阻取值比上拉電阻要小，這個是歷史遺留問題。如上面所說，TTL電路上拉時輸入3集管基射反偏，沒有什麼電流，但是下拉時要能夠使得輸入晶體管工作，這個在TTL的手冊中可以查到。

也是為了這個歷史遺留問題，有些CMOS器件內部採用了上拉，這時它會告訴你可以不處理這些管腳，但是這時你就要注意了，因為下拉再用10K可能不好使，因為也許內置的20K電阻和外置的10K把電平固定在了1V左右。

有時候你會看到150歐姆或者50歐姆左右的上下拉電阻，尤其是在高速電路中會看到。

150歐姆電阻下拉一般在PECL邏輯中出現。PECL邏輯輸出級是設計開路的電壓跟隨器，需要你用電阻來建立電壓。

50歐姆的電阻在TTL電路中用的不多，因為靜態功耗實在是比較大。在CML電路和PECL電路中兼起到了端接和偏置的作用。

CML電路輸出級是一對集電極開路的三極體，需要一個上拉電阻來建立電平。這個電阻可以放在發送端，那麼接受端還需要端接處理，也可以放到接受端，這時候端接電阻和偏置電阻就是一個。PECL電路結構上就好像CML後面跟了一個射極跟隨器。

OC門也使用上拉電阻，這個和CML有一點相像，但是還不太一樣。CML和PECL電路中三極體工作在線形區，而普通門電路和OC/OD門工作在飽和區。OC/OD門電路常用作電平轉換或者驅動，但是其工作速度不會太快。

為什麼？在OC/OD門中，上拉電阻不能太小，否則功耗會很大。而一般門的負載呈現出一個電容，負載越多，電容越大。當由高到低跳變時，電容的放電通過輸出端下拉的MOS或者Bipolar管驅動，速度一般還是比較快的，但是由低到高跳變的時候，就需要通過上拉電阻來完成，R大了幾十甚至上百倍，假設C不變，時間常數相應增加同樣的倍數。這個在示波器上也可以明顯的看出：上升時間比下降時間慢了很多。其實一般門電路上拉比下拉的驅動能力都會差一些，這個現象都存在，只不過不太明顯罷了？

在匯流排的上下拉電阻設計中，你就要考慮同樣的問題了：匯流排上往往負載很重，如果你要電阻來提供一些值，你就必須保證電容能通過電阻在一定時間內放電到可接受的范圍。如果電阻太大，那麼就可能出錯

上拉下拉電阻的定義以及用法

在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。

1. 電阻作用：

接電阻就是為了防止輸入端懸空，減弱外部電流對晶元產生的干擾，保護cmos內的保護二極體,一般電流不大於10mA

上拉和下拉、限流

1. 改變電平的電位，常用在TTL-CMOS匹配

2. 2. 在引腳懸空時有確定的狀態

3. 3.增加高電平輸出時的驅動能力。

4. 4、為OC門提供電流

5. 那要看輸出口驅動的是什麼器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。 如果有上拉電阻那它的埠在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極體的集電極，或二極體正極去控制把上拉電阻的電流拉下來成為低電平。反之， 尤其用在介面電路中,為了得到確定的電平,一般採用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態.防止直通!

6. 2、定義：

7. 上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！

8. 上拉是對器件注入電流，下拉是輸出電流弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分對於非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

9. 3、為什麼要使用拉電阻：

一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發後回到原狀態，必須在IC外部另接一電阻。

數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！

一般說的是I/O埠，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O埠的輸出類似與一個三極體的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該埠正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該埠平時為低電平，作用嗎：比如：當一個接有上拉電阻的埠設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。

上拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是通常說的灌電流。

1、當TTL電路驅動CMOS電路時，如果TTL電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在CMOS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗， 提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:

1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。

2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。

3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮

以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理

⑥ OD門電路工作時必須加( ) 和( )

OC門電路工作時必須加( 負載電阻) 和( 電源)。

⑦ TTL與CMOS電路怎麼區分

1、CMOS是場效應管構成(單極性電路)，TTL為雙極晶體管構成（雙極性電路）

2、COMS的邏輯電平范圍比較大（5～15V），TTL只能在5V下工作

3、CMOS的高低電平之間相差比較大、抗干擾性強，TTL則相差小，抗干擾能力差

4、CMOS功耗很小，TTL功耗較大（1～5mA/門）

5、CMOS的工作頻率較TTL略低，但是高速CMOS速度與TTL差不多相當

6、CMOS的雜訊容限比TTL雜訊容限大

7、通常以為TTL門的速度高於「CMOS門電路。影響 TTL門電路工作速度的主要因素是電路內部管子的開關特性、電路結構及內部的各電阻阻數值。電阻數值越大，工作速度越低。

(7)od電路擴展閱讀：

CMOS使用注意事項

1、COMS電路時電壓控制器件，它的輸入總抗很大，對干擾信號的捕捉能力很強。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個恆定的電平。

2、輸入端接低內組的信號源時，要在輸入端和信號源之間要串聯限流電阻，使輸入的電流限制在1mA之內。

3、當接長信號傳輸線時，在COMS電路端接匹配電阻。

4、當輸入端接大電容時，應該在輸入端和電容間接保護電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。

5、COMS的輸入電流超過1mA，就有可能燒壞COMS。

⑧ 什麼是OD輸出反相器，可以畫出其電路圖嗎

OD輸出就是指「漏極開路輸出」，類似於51單片機的P0口，不具有拉電流能力，除非有外部上拉，否則不能輸出高電平。

⑨ OD門電路和線與

兩個cmos管導通時，迴路導通，由於cmos管電阻元小於RL，所以F點電平0，相反，當不導通時，從ED到F沒有壓降，則F點為高電平；

第2問還用回答么。