下拉电路

㈠ 为51单片机设计一个上拉输入和下拉输入的按键电路并分析其工作原理

按键一般是上拉，单片机的IO通过电阻上拉高电平，内按键正常高电平当按键按下短路，容把IO变成低电平，单片机检测到低电平表示有按键按下，按键下拉一般是把单片机IO通电阻接到GND，按键正常是低电平，当按键按下把IO拉高，单片机检测到高电平表示有按键按下。

㈡ 什么是上拉电阻和下拉电阻怎么在电路中分辨出来

把某一点提升为高电位的电阻是上拉电阻，往往接至+VCC或—VCC，正负电源供电电路中，接负电压的也是上拉电阻，也就是说‘上拉’和电源极性没有关系。而下拉电阻是指电阻一端接地的形式。

这是我理解的

㈢ 什么是上拉电阻，什么是下拉电阻它们的作用是什么

上拉电阻一般是一端接电源，

下拉电阻一般是指一端接芯片管脚一端接地的电阻

如下图的两个Bias Resaitor 电阻就是上拉电阻和下拉电阻。图中，上部的一个Bias Resaitor 电阻因为是接地，因而叫做下拉电阻，意思是将电路节点A的电平向低方向（地）拉；同样，图中，下部的一个Bias Resaitor 电阻因为是电源（正），因而叫做上拉电阻，意思是将电路节点A的电平向高方向（电源正）拉。当然，许多电路中上拉下拉电阻中间的那个12k电阻是没有的或者看不到的。我找来这个图是RS－485/RS－422总线上的，可以一下子认识上拉下拉的意思。但许多电路只有一个上拉或下拉电阻，而且实际中，还是上拉电阻的为多。

上拉下拉电阻的主要作用是在电路驱动器关闭时给线路（节点）以一个固定的电平。

1 在RS－485总线中，它们的主要作用就是在线路所有驱动器都释放总线时让所有节点的A－B端电压在200mV或200mV以上（不考虑极性）。不然，如果接收器输入端A和B间的电平低于±200mV（绝对值小于200mV)，接收器输出的逻辑电平将被当作所传输数据的末位而被接收起来，这样显然是极容易产生通讯错误的。

2 最容易见到的上拉电阻应当是NE555电路7脚作为输出用的时候。实际上，它和一个三极管的C极或MOS管的D极有一个电阻接到电源＋上是一样道理的。它的作用就是：当管子（晶体管或MOS管）输入关断电平时，C极或D极有一个高电平（空载时约等于电源电压）；当管子（晶体管或MOS管）输入导通电平时，C极或D极将与电源地（－）接通，因而有一个低电平。理想的应为0V，但因为管子有导通电阻，因而有一定的电压，不同的管子可能不一样，相同的管子也可能因参数差异而小有差别，即便是真正的金属接触的电源开关，也是有接触电阻/导通压降（虽然不同电流下压降不同）的；仅仅就导通而言，对于不同系列的集成电路来说，因为应用对象不同，导通后的输出电压有不同的规定，典型是TTL电平和CMOS电平的不同。这方面超过了本问题的内容，将日志里另外处理。

（转）

㈣ 下拉电阻是什么意思

下拉电复阻是串接电阻制后接地，目的是把该点的电压拉低..也可以说可以提高端口的灌电流能力。

需要用到上拉电阻和下拉电阻的情况还蛮多的， 画图比较麻烦。
上拉电阻：就是从电源高电平引出的电阻接到输出
1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。
2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。
需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）
一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。

下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。

㈤ 什么叫上拉电阻，下拉电阻，有什么作用何时采用

上拉电阻是直接接在电源上，接二极管的时候电阻末端是高电平，下拉电阻是直接接到地上，接二极管的时候电阻末端是低电平。

左边的是上拉电阻示意图，右边的是下拉电阻示意图，换句换说，上拉电阻在开关S1断开情况下，C1点提供的是高电平，当S1闭合时，C1点提供低电平，下拉电阻在开关S2断开情况下在C2点提供的是低电平，当开关S2闭合时，在C2点提供高电平。

根据这两种特性可以在不同器件选用，比如共阴共阳数码管驱动，单片机IO引脚等灵活使用。当然要注意在下拉电阻使用时，在output2的位置一定要加限流电阻，否则会引起D2线路电流过大，类似短路。

当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

(5)下拉电路扩展阅读：

提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。

原则和上拉电阻是一样的，下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：

1．驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计时应注意两者之间的均衡。

2．下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。

3．高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。

㈥ 电路中上拉电阻和下拉电子有什么作用》

数字电路有三种状态：高电平、低电平和高阻状态。但有些场合却不希望出现高阻状态，通过上拉电阻或者下拉电阻就可以使电路处于稳定的状态，具体视设计要求而定。输出高电平是要有足够的电流给后面的输入口，输出低电平要限制住吸入电流的大小

上下拉电阻的应用道理类似，下面就以上拉电阻为例说明：
1.上拉电阻的作用
① 当前端逻辑输出驱动输出的高电平低于后级逻辑电路输入的最低高电平时，就需要在前级的输入端接上拉电阻，以提高输出高电平的值；同时提高芯片输入信号的噪声容限，以增强抗干扰能力。
②为加大高电平输出时引脚的驱动能力，有的单片机引脚上也常使用上拉电阻。
③OC门必须加上上拉电阻是引脚悬空有确定的状态，实现“线与”功能。

④在CMOS芯片上，为了防止静电造成损坏，不用的引脚不能悬空，一般都要接上上拉电阻降低输入阻抗，提供泄荷通路。
⑤引脚悬空比较容易受到外界电磁干扰，加上拉电阻可以提高总线的抗电磁干扰能力。
⑥长线传输中电阻不匹配容易引起反射波阻抗，加上下拉电阻是电阻匹配，有效的抑制反射波干扰
下拉电阻：和上拉电阻的原理差不多，只是拉到GND去而已，那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。
拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是灌电流。

㈦ 什么是上拉电阻和下拉电阻，都有什么用

一、上拉就是将不确定的信号通过一个电阻钳位在高电平，电阻同时起限流作用。

上拉电阻的作用：

1、当TTL电路驱动CMOS电路时，如果电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V）， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

2、OC门电路必须使用上拉电阻，以提高输出的高电平值。

3、为增强输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻以降低输入阻抗， 提供泄荷通路。

5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限，增强抗干扰能力。

6、提高总线的抗电磁干扰能力，管脚悬空就比较容易接受外界的电磁干扰。

7、长线传输中电阻不匹配容易引起反射波干扰，加上、下拉电阻是电阻匹配，有效的抑制反射波干扰。

二、下拉电阻是直接接到地上，接二极管的时候电阻末端是低电平。

下拉电阻的作用：

1、提高电压准位：

a、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。

b、OC门电路必须加上拉电阻，以提高输出的高电平值。

2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

3、N/Apin防静电、防干扰：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。

同时管脚悬空就比较容易接受外界的电磁干扰。

4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

5、预设空间状态/缺省电位：在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位。 当你不用这些引脚的时候， 这些输入端下拉接 0 或上拉接 1。在I2C总线等总线上，空闲时的状态是由上下拉电阻获得

6、提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。

同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。

(7)下拉电路扩展阅读：

上拉电阻的缺点：

当电流流经时其将消耗额外的能量，并且可能会引起输出电平的延迟。某些逻辑芯片对于经过上拉电阻引入的电源供应瞬间状态较为敏感，这样就迫使为上拉电阻配置独立的、带有滤波的电压源。

下拉电阻原则和上拉电阻是一样的，下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：

1、驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计时应注意两者之间的均衡。

2、下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。

3、高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。

4、频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。

㈧ 电路中为什么要上拉电阻和下拉电阻

对于某些集成电路或晶体管电流和电压的能力是有限的，上拉电阻的内功能主要是为集电极开路容输出型电路增强其电流通道。如果不用，会降低电路的执行能力，例如驱动能力不足或欠驱动状态，导致工作失常，不能准确完成设计者意图。

同理，下拉电阻是为了帮助晶体管或集成电路分流亦或是确保电路准确达到设计低电平位，防止误触发或灌电流损坏电路。

很多电路中上拉电阻和下拉电阻是协调作用，例如模拟电路中的晶体管基极电位，就是由上拉电阻和下拉电阻分压而设定晶体管的静态直流工作点。