时序电路延时

『壹』 时序电路的实现过程

#include #include void Merge(int sourceArr[],int tempArr[], int startIndex, int midIndex, int endIndex) { int i = startIndex, j=midIndex+1, k = startIndex; while(i!=midIndex+1 && j!=endIndex+1) { if(sourceArr[i] >= sourceArr[j]) tempArr[k++] = sourceArr[j++]; else tempArr[k++] = sourceArr[i++]; } while(i != midIndex+1) tempArr[k++] = sourceArr[i++]; while(j != endIndex+1) tempArr[k++] = sourceArr[j++]; for(i=startIndex; i<=endIndex; i++) sourceArr[i] = tempArr[i]; } //内部使用递归 void MergeSort(int sourceArr[], int tempArr[], int startIndex, int endIndex) { int midIndex; if(startIndex < endIndex) { midIndex = (startIndex + endIndex) / 2; MergeSort(sourceArr, tempArr, startIndex, midIndex); MergeSort(sourceArr, tempArr, midIndex+1, endIndex); Merge(sourceArr, tempArr, startIndex, midIndex, endIndex); } } int main(int argc, char * argv[]) { int a[8] = {50, 10, 20, 30, 70, 40, 80, 60}; int i, b[8]; MergeSort(a, b, 0, 7); for(i=0; i<8; i++) printf("%d ", a[i]); printf("\n"); return 0; }

『贰』 时序电路的时序电路的设计

钟控时序逻辑电路的设计从一组规格说明书开始，继而得到逻辑图或一系列布尔函数，再从中生成逻辑图。时序电路和组合电路的不同之处在于，组合电路定义完全由真值表定义，而时序逻辑电路需要用状态表定义。所以，时序电路设计的第一步就是得到状态，或和状态具有相同信息表达能力的其它逻辑表示形式，如状态图等。
同步时序电路是由触发器和组合门组成的。电路设计包括选择触发器和设计组合逻辑结构，保证这个组合逻辑结构和触发器组成的电路可以实现状态规格说明书中的预期目标。所需触发器的最小个数是由电路状态的个数决定的；n个触发器可以表示2^n个二进制状态。组合电路是通过计算触发器的输入方程和输出方程从状态表中得到的。实际上，一旦触发器的类型和数量确定或，设计步骤就由对一个时序电路的设计转换为一个组合电路的设计。用这种方法，就可以使用组合电路设计技术。 下面提到的时序电路的设计步骤与组合电路类似，但还需要一些额外的步骤。
1．规格说明书：如果没有，先写出电路的规格说明书。
2．系统描述：从问题的陈述中得出状态图或状态表。
3．状态赋值：如果通过步骤1中只能得到状态图，则在从状态图中得到状态表。并未状态表中的每个状态赋二进制代码。
4．得到触发器的输入方程：选择一种或多种类型的触发器，通过已经编码的状态表中的下一状态得到触发器的状态方程。
5．得到输出方程：通过状态表中的输出信号栏得到输出方程。
6．优化：优化触发器的输入方程和输出方程。
7．工艺映射：画出电路由触发器、与门、或门和反向器所组成的逻辑图。将这个逻辑图转换为由有效的触发器和门工艺组成的新的逻辑图。
8．验证：验证最终设计的正确性。
为了方便起见，我们一般都省略步骤7即工艺映射，而在示意图中仅使用触发器、与门、或门和反向器。

『叁』 逻辑时序电路中的时序是什么意思

所谓序，就是次序，时序就是按照时间的次序，前面的操作和状态对于后位的操作和回状态有影响，而后答位的操作和状态对于前面的操作结果没有影响。
比如我设计一个规则，有一扇门，本来是关着的（初状态0），推门的人不允许进去，进门的要关门。则，第一个人没有进去0（门开了1），第二个人进去了1（门关上0）第三个人没有进去0（门打开1）……结果是偶数序号的人进门了，奇数序号的没有进去。
则前面操作的结果对于后面操作有影响，后面操作对前面操作结果没有影响。

『肆』 数电时序电路

时序电路是 时序 逻辑 电路。时序，时间 顺序，是在时钟的推动下工回作的，cpu就是一个复杂的答时序电路。组合逻辑电路和时序逻辑电路的最根本区别在于：组合逻辑电路的输出在任一时刻只取决于当时的输入信号；而时序逻辑电路的输出，不仅和当前的输入有关，还和上时刻的输出有关，它具有记忆元件（触发器），可以记录前一时刻的输出状态，它可以没有输入，仅在时钟的驱动下，给出输出。

『伍』 时序电路的延时随时钟频率变化吗 是不是时钟频率不一样，电路的延时也是不一样的谢谢！

时序电路就是一个计数器，就像数数一样。数得快就早数完，数得慢就晚数完。频率是1就表示一秒数一个数，频率是10就表示一秒数十个数。所以频率越高，时序延时就越短。

延时间＝要计数的多少÷时钟频率（每秒计数多少）

比如要延迟10秒，计数器计数量为1000周（一个时钟脉冲叫一个周期，简称周）
10秒＝1000周÷100周/秒

要是触发频率变成50周/秒，延迟时间就是1000/50＝20秒

『陆』 至今我还不能理解电路时序，谁能帮我理解一下无限感激

时序分为同步与非同步，在非同步中，是按时间界定的，如通讯信号，约定每100微秒一个信号，以一个上升沿或下降沿作为起始点，每一个信号你在第50微秒时取，它为高或低电平，第二个信号你在第150微秒时取，以后每次增加100微秒取一个数，你所得到的值就是通讯内容。对于同步信号，是按方波进行的，它的每个方波可长可短，不受时间限制，如果是低电平有效，则每次时钟信号为低电平时取的信号为有效值。
对于同一电路中的时序，它是一个开关门，例如双输入与门，它可以作为时序电路来使用，其一个输入端作为时钟控制端，另一输入端可作为信号输入端，当时钟为低电平时，无论信号端的值是什么，其输出都是低电平，而当时钟为高电平时，输出就是数据端的值。因此，它的使用是高电平有效。它主要解决的是当电路复杂时，各信号从输入到输出用的门电路数量不一致，所用的时间就不同，在不同时间取输出值会有不同的结果，用门电路数量匹配的方法虽可以解决这个问题但功耗增加，当设计大规模的电路情况下，问题会非常严重，而用时钟就可以方便的解决这一问题。

『柒』 时序电路的三种工作状态

1.什么是时序电路

任一时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路的原来状态，或者说还与以前的输入有。具有这种逻辑特点的电路称为时序逻辑电路。说的更具体一点，举例：两个多位数相加，从低位到高位逐位相加，完成相加的运算，那么每一位相加的结果不仅取决于本位的两个加数，还与低一位是否有进位有关。

从上面的例子可以看出来，时序逻辑电路有两个特点，（1）时许电路包含了组合电路和存储电路（实现加法运算--组合电路，保存进位---存储电路）。（2）存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合电路的输出（进位和两数相加共同决定运算的结果）。

时序电路分为：同步时序电路 和 异步时序电路。

2.时序图

在知道了时序电路的概念之后，需要考虑的是如何分析这个电路。或者说如何看懂这个电路。其实想要分析一个时序电路，就是找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。

时许电路的每一时刻的状态不仅和当前的输入有关而且和电路的历史情况有关，因此，将电路的一系列时钟信号作用下状态转换的全部过程找出来，则电路的逻辑功能便一目了然。状态转换图，状态转换表，状态机流程图和时序图都是用来描述电路的状态变换的。

这里只聊一下时序图：在输入信号和时钟脉冲序列作用下，电路状态和输出状态随时间 变化的波形图称为时序图。

时序图究竟应该怎的么画呢？

首先是写方程如下图：

『捌』 时序逻辑电路的问题（答得好有追加）

画时序图不能说是按照转化表或转换图来画。而应该说根据某一时刻的输入和触发器的初始状态，去查转换表或转换图，画出此时的输出时序。输入和初始状态决定输出。而不是机械的去硬套表或图。
状态转换图和状态转换表实际是同一种时序表达形式。它们是根据电路的状态方程计算出来的。
相对来说，查状态转换表，画时序图更直观，更具体，因为它把每个时刻触发器的状态按照流水线的方式表达出来，包括无效状态、空翻。而状态转换图是从状态转换表提炼简化出来的，相对来说抽象点。但是二者的本质一样。
就以你下面的三张图为例： CP是时钟，相当于喊123起步走的，X是输入， Q1、Q0和Z1、Z2实质是一样，都是输出，叫法不一样，前者称为寄存器输出（REG型），后者是外部输出（WIRE型）。这张时序图表述的是在输入分别为0或1时，初始状态是00，触发器随时钟的翻转的情况。
看懂这张图，关键是要明白现态和次态的概念。现态和次态是动态转变的。比如Q1、Q0现态是00 ，输入是0，Q1和Q0在第一个脉冲的下降沿发生翻转，变成次态01 .而此时的次态，在下个CP下降沿到来前，也是现态。然后下面的过程，结合状态表以此类推，有点绕。你自己琢磨一下。不懂再交流。

『玖』 什么是时序电路

时序逻辑电路 简称时序电路
时序电路，它是由最基本的 逻辑门 电路加上反馈逻辑回路（输出到输入）或器件组合而成的电路，与 组合电路 最本质的区别在于时序电路具有记忆功能。时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。它类似于含储能元件的电感或电容的电路，如 触发器 、 锁存器 、 计数器 、 移位寄存器 、 储存器 等电路都是时序电路的典型器件。
时序逻辑电路的状态是由存储电路来记忆和表示的。
编辑本段 导读 虽然组合逻辑电路能够很好地处理像加、减等这样的操作，但是要单独使用组合逻辑电路，使操作按照一定的顺序执行，需要串联起许多组合逻辑电路，而要通过硬件实现这种电路带价是很大的，并且灵活性也很差。为了实现一种有效而且灵活的操作序列，我们需要构造一种能够存储各种操作之间的信息的电路，我们称这种电路为时序电路。
编辑本段 时序电路的定义 虽然每个数字电路系统可能包含有组合电路，但是在实际应用中绝大多数的系统还包括存储元件，我们将这样的系统描述为时序电路。
时序电路的框图如图7.1.1所示。组合电路和存储元件互联后组成了时序电路。存储元件是能够存储二进制信息的电路。存储元件在某一时刻存储的二进制信息定义为该时刻存储元件的状态。时序电路通过其输入端从周围接受二进制信息。时序电路的输入以及存储元件的当前状态共同决定了时序电路输出的二进制数据，同时它们也确定了存储元件的下一个状态。从框图中我们可以看出，时序电路的输出不仅仅是输入的函数，而且也是存储元件的当前状态的函数。存储元件的下一个状态也是输入以及当前状态的函数。因此，时序电路可以由输入、内部状态和输出构成的时间序列完全确定。
逻辑设计领域主要有两种类型的时序电路，它们分类的标准取决于我们观察到的输入信息的时机和内部状态改变的时机。同步时序电路（ synchronous sequential circuit ）的行为可以根据其在离散的时间点上的信号信息来定义。而异步时序电路（ asynchronous sequential circuit )的行为则取决于任意时刻的输入信号以及输入信号在连续的时间内变化的顺序。
编辑本段 时序电路的分析 时序电路的行为是由输入、输出和电路当前状态决定的。输出和下一状态是输入和当前状态的函数。通过对时序电路进行分析，可以得到关于输入、输出和状态三者的时序的一个合理描述。
如果一个电路包含这样的触发器，该触发器的时钟输入是直接驱动或者有一个时钟信号间接驱动的，同时这个电路在正常执行时不需加载直接置位和间接置位，那么我们就称这个电路为同步时序电路。触发器可以是任何类型的，逻辑图可以包括也可以不包括组合逻辑。
输入方程 时序电路的逻辑图通常包括触发器和组合门。我们所使用地触发器类型和组合电路的一系列布尔函数为我们提供了绘制时序电路逻辑图所需要的全部信息。在组合逻辑电路中，触发器输入信号的产生，可以用一系列的布尔函数描述，我们称这些布尔函数为触发器的输入方程（ flip-flop input equation )。在这里，我们同样将采用传统的表示方法，使用触发器的输入符号作为触发器输入方程中的变量，使用触发器的输出符号作为变量下标。在组核电路中，触发器的输入方程是一系列布尔表达式，下表变量是组合电路的输出符号。因为在电路中触发器的输出端始终与输入端相连，所以命名为“触发器的输入方程”。
触发器输入方程为指定时序电路的逻辑图提供了一种间接的代数表达方法。这些方程的字母符号隐含了所用的触发器的类型，同时完全确定了驱动触发器的组合逻辑电路。时间变量在触发器输入方程中没有指明，但是已经暗含在触发器C输入端的时钟之中。

『拾』 分析时序电路的最大传输延迟时间的时候，触发器的保持时间为什么不计算在内

结论：最大传输延迟/最小传输延迟的计算 和 建立/保持时间 半毛钱关系都没有
建立/保持时间 是 常量，是用来判断时序电路设计是否达到要求的（结合时钟周期）
如：时钟周期-最大传输延迟=信号建立最小提前量，如果大于 建立时间，那就说明肯定能达标

分析如下

首先说说建立时间/保持时间是什么，你肯定知道，但我觉得你没理解好：
CLK边沿来之前/之后，信号必须保持不变的时间------这是一个标准，是一个常数，而不是一个变量，太多人混淆这个概念了

我们知道，时序电路中，信号是一级一级的传输过去的，一个Clock走一级
假设现在CLK边沿到来，信号开始往下一级传递，那么如何保证这个信号能按要求正确传递呢？
这个时候，我们根据这一级的特性，定义了两个参数：建立/保持时间
只要信号满足这个参数，就能确保信号正确传递

1.对于这一级以及当前时刻t0而言，首先是要考虑建立时间：这一级的输入信号，是否已经早早准备好了？就是上一级的上个信号，是否已经传递到达上一级的输出端（当前级的输入端），并且准备时间已经>=当前级的建立时间。

2.然后，考虑保持时间：信号除了要提前准备好，还必须在t0时刻后保持不变一段时间，才能确保信号能够正确在当前级的输入端传到其输出端

所以，上一级信号的传输延迟如果太大，就可能导致当前级的输入信号无法提前准备好；如果太小，就会导致信号过早变化，无法满足当前级对输入信号的保持时间

综上，最大传输延迟/最小传输延迟的计算 和 建立/保持时间 半毛钱关系都没有