skew電路

1. STA概念淺析之Propagation delay、slew、skew和latency

Propagation Delay（傳播延遲）

Propagation Delay是指信號在邏輯門或傳輸線上從輸入到輸出所需的時間。它通常分為輸出下降延遲（Tf）和輸出上升延遲（Tr）。以下是對Propagation Delay的詳細解釋：

• 定義：Propagation Delay是信號在邏輯門或傳輸線上傳播時，從輸入信號的變化到輸出信號開始響應這一變化所需的時間。
• 波形分析：在波形圖中，Propagation Delay可以通過比較輸入和輸出信號的邊沿來確定。例如，當輸入信號從高電平變為低電平時，輸出信號從高電平變為低電平所需的時間即為輸出下降延遲（Tf）；同理，當輸入信號從低電平變為高電平時，輸出信號從低電平變為高電平所需的時間即為輸出上升延遲（Tr）。
• 理想波形：在理想情況下，Propagation Delay可以簡化為兩個邊沿之間的延遲，即輸入信號的邊沿與輸出信號的對應邊沿之間的時間差。

Slew（斜率）

Slew，即斜率，用於描述信號在兩個電平之間轉換的快慢，也就是信號的上升或下降速率。以下是對Slew的詳細解釋：

• 定義：Slew是信號在兩個電平之間轉換所花費的時間，通常用transition time來表示，它是slew rate的倒數。
• 測量方式：transition time的測量可以通過設置閾值來實現，例如20%~80%或10%~90%的電平變化范圍。在這個范圍內，信號從起始電平變化到目標電平所需的時間即為transition time。
• 影響因素：Slew受到多種因素的影響，包括邏輯門的類型、電源電壓、負載電容等。較快的slew rate意味著信號能夠更快地從一個電平轉換到另一個電平，這有助於減少信號在傳輸過程中的失真和延遲。

Skew（偏移）

Skew是指兩個或多個時鍾信號之間的時間差。以下是對Skew的詳細解釋：

• 定義：Skew是時鍾樹中不同路徑上的時鍾信號到達各自終點的時間差異。它反映了時鍾信號在傳輸過程中的不均勻性。
• 時鍾樹：時鍾樹是連接時鍾源和同步元件（如觸發器）的網路。時鍾樹的起點是時鍾定義點，終點是同步元件的時鍾端。
• 影響：Skew對系統的時序性能有重要影響。較大的Skew可能導致數據在時鍾邊沿之前或之後到達觸發器，從而破壞數據的同步性和系統的穩定性。
• 控制方法：在時鍾樹綜合過程中，可以通過優化時鍾樹的布局和布線來減小Skew。此外，還可以使用set_clock_uncertainty命令來指定時鍾的不確定性，以包含Skew在內的多種因素。

Latency（延遲）

Latency是指從時鍾源到終點的總時間。以下是對Latency的詳細解釋：

• 定義：Latency是時鍾信號從時鍾源傳播到時鍾樹終點所需的總時間。它反映了時鍾信號在傳輸過程中的整體延遲。
• 與Skew的關系：Latency與Skew不同，它關注的是時鍾信號從源到終點的整體延遲，而Skew則關注不同路徑上的時鍾信號之間的時間差。
• 控制方法：在時鍾樹綜合過程中，可以通過調整時鍾樹的布局和布線來優化Latency。此外，還可以使用set_clock_latency命令來顯式地指定時鍾的延遲。
• 實際應用：在實際項目中，為了進行更加悲觀保守的靜態時序分析（STA），通常需要為Latency增加額外的裕量（margin）。這有助於確保系統在各種條件下都能穩定工作。

綜上所述，Propagation Delay、Slew、Skew和Latency是靜態時序分析（STA）中的關鍵概念。它們分別描述了信號在傳輸過程中的延遲、轉換速率、時鍾信號之間的時間差以及時鍾信號從源到終點的總時間。在設計和優化數字電路時，需要充分考慮這些因素以確保系統的時序性能和穩定性。

2. 時鍾抖動(Jitter)和時鍾偏斜(Skew)

時鍾抖動（Clock Jitter）和時鍾偏斜（Clock Skew）的區別

一、時鍾抖動（Clock Jitter）

時鍾抖動是指由於晶振本身穩定性、電源以及溫度變化等原因造成的時鍾頻率的變化，也即時鍾周期的變化。它表現為相對於理想時鍾沿產生的不隨時間積累的、時而超前、時而滯後的偏移。具體來說：

• 產生原因：時鍾抖動主要由晶振本身的工藝穩定性、電源雜訊、溫度變化等因素引起。這些因素會導致時鍾發生器內部產生的時鍾信號周期發生變化。
• 表現形式：時鍾抖動是指兩個時鍾周期之間存在的差值，這個誤差是在時鍾發生器內部產生的，與晶振或者PLL（鎖相環）內部電路有關，布線對其沒有影響。
• 影響：時鍾抖動會影響數字電路的時序分析，因為時鍾信號的不穩定會導致數據在傳輸過程中的不確定性。在設計中，通常需要在時序裕量中考慮時鍾抖動的影響，以確保電路的穩定工作。
• 圖示：

  

  從圖中可以看出，時鍾偏斜表現為同一時鍾周期內，不同路徑上的時鍾信號邊沿位置存在差異。這種差異是固定的，可以通過優化布局布線來減小。

總結：

• 時鍾抖動是時鍾周期的變化，主要由晶振穩定性、電源雜訊和溫度變化等因素引起，表現為時鍾信號相對於理想時鍾沿的隨機偏移。
• 時鍾偏斜是同一時鍾產生的多個子時鍾信號之間的延時差異，主要由時鍾信號傳輸路徑的差異引起，表現為時鍾信號邊沿位置的固定差異。
• 在數字電路設計中，需要充分考慮時鍾抖動和時鍾偏斜的影響，並通過合理的時序分析和設計來確保電路的穩定工作。