74ls138的電路

『壹』 將兩個集成晶元74ls138組合成一個4線—16線解碼器的電路圖。。。。

非門應該移至左面的74LS138的6腳輸入端，參考下圖：

『貳』 用74ls138設計一個全加器電路求電路圖

首先得弄清楚全加器的原理，你這里說的應該是設計1位的全加器。
全加器有3個輸入端：a,b,ci；有2個輸出端：s,co.
與3-8解碼器比較，3-8解碼器有3個數據輸入端：A,B,C；3個使能端；8個輸出端，OUT(0-7)。
這里可以把3-8解碼器的3個數據輸入端當做全加器的3個輸入端，即3-8解碼器的輸入A、B、C分別對應全加器的輸入a,b,ci；將3-8解碼器的3個使能端都置為有效電平，保持正常工作；這里關鍵的就是處理3-8解碼的8個輸出端與全加器的2個輸出的關系。
現在寫出全加器和3-8解碼器的綜合真值表：
（A/a,B/b,C/ci為全加器和解碼器的輸入，OUT為解碼器的輸出（0-7），s為加法器的和，co為加法器的進位輸出）PS:假定解碼器的輸出為高電平有效。
A/a B/b C/ci OUT s co
0 0 0 0 0 0
0 0 1 1 1 0
0 1 0 2 1 0
0 1 1 3 0 1
1 0 0 4 1 0
1 0 1 5 0 1
1 1 0 6 0 1
1 1 1 7 1 1
根據上面的真值表，可以設計出電路圖：
將3-8解碼器的輸出OUT(1、2、4、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的和；將3-8解碼器的輸出OUT(3、5、6、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的進位輸出。即完成了加法器的設計。
回過頭來分析：
當加法器的輸入分別為：a=1,b=0,ci=1時，對應3-8解碼器的輸入為A=1,B=0,C=1，這是解碼器對應的輸出為OUT(5)=1,其餘的為0，根據上面設計的連接關系，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設計全加器的設計正確。

『叄』 用3線—8線解碼器(74LS138晶元).四輸入與非門實現"三個開關控制一個燈的電路"

用3線—8線解碼器(74LS138晶元)四輸入與非門實現三個開關控制一個燈的電路：

全加器真值表：

00000；00110；01010；01101；10010；10101；11001；11111。

故有Si和Ci的表達式分別為：

Si＝A』B』C＋A』BC』＋AB』C』＋ABC

Ci＝A』BC＋AB』C＋ABC』＋ABC

故74138的連接圖為：

下面的地址輸入端：A2、A1、A0分別接全加器的三個輸入信號：Ai、Bi、Ci－1；

下面的使能信號端：S1接高電平＂1＂，S2、S3接低電平＂0＂；

上面的信號輸出端：

Y1、Y2、Y4、Y7接至一個四輸入與非門的四個輸入端，此與非門的輸出端為全加器輸出信號Si端。

Y3、Y5、Y6、Y7接至一個四輸入與非門的四個輸入端，此與非門的輸出端為全加器輸出信號Ci端。

(3)74ls138的電路擴展閱讀：

3線—8線解碼器的注意事項：

變數解碼器是一個將n個輸入變為2^n個輸出的多輸出端的組合邏輯電路。其模型可用下圖來表示，其中輸入變化的所有組合中，每個輸出為1的情況僅一次，由於最小項在真值表中僅有一次為1，所以輸出端為輸入變數的最小項的組合。故解碼器又可以稱為最小項發生器電路。

74138是一種3線—8線解碼器 ，三個輸入端CBA共有8種狀態組合（000—111），可譯出8個輸出信號Y0—Y7。這種解碼器設有三個使能輸入端，當G2A與G2B均為0，且G1為1時，解碼器處於工作狀態，輸出低電平。當解碼器被禁止時，輸出高電平。

74ls138解碼器時間波形的電路，使用的虛擬儀器為數字信號發生器和邏輯分析儀。數字信號發生器在一個周期內按順序送出兩組000—111的方波信號。