電路後仿

㈠ calibre後仿提取晶體管級和門級寄生參數的區別

.sp是電路網表，.pex是寄生的電容電阻，而.pxi則是電路網表和寄生參數的連接關系。三者其實是一體的，是一個調用關系，或者你可以選擇DSPF格式的來提取，這樣就會提取出一張網表了。

㈡ 電路不跑hsice後果 我現在這家公司，美國華僑老總回國剛開的，最近搞了個紅外感測器的解波晶元

不到

㈢ assura提取RC參數後，怎麼用spectre後仿

給你一些建議吧。不確定你是做的模擬電路還是數字電路，先把這版個問題拋開。權你首先需要建立一個你要模擬模塊的symbol，把你的pin都標好！然後建立一個schematic，正常搭建你的模擬電路，這步做完後你要建立一個config文件，然後把你的symbol種的view選為av_extracted，模擬器選擇spectre，保存。正常打開ADE，就可以模擬了。

㈣ vivado模擬一定要寫testbench嗎

應該是初始化復的問題制吧，前仿和後仿時，很多邏輯的輸入都需要確定狀態，但是前級如果狀態不定，就會導致邏輯功能不能正常，但是實際電路實際都會有初始狀態，所以可能會出現模擬不能出正常結果，但是program到晶元卻正常運行的現象 建議加上同步全局復位，模擬的時候先來個幾十個時鍾周期的全局復位，把所有狀態都確定，然後再開始run電路功能

㈤ FPGA後仿器件延時

1.幾個ns吧。具體我也忘了
2.器件的延時肯定不可以設置的。
3.這個不清楚。

㈥ netlist驗證和後仿驗證有什麼區別和前模擬區別呢

移知FAE工程師為您解答
後仿帶sdf，時序信息進行模擬。前仿用的是rtl文件回，netlist用的是綜合後的文件，也就是門級電答路。（後續還有問題的話，可以搜索「移知」，裡面有問答專區可以提問IC行業相關的問題）

㈦ 比較復雜的數字集成電路模擬，用什麼軟體比較好畫原理圖--再模擬

概念全錯：Hspice才是用來做模擬電路的，混合信號也可以，我用之來處理後仿幾十萬器件的電版路，無壓力。權Cadence當然可以用來完成你的設計，千門級的數字電路用spectre直接仿無壓力。modelsim處理更大的規模，無壓力。ISE是另一個概念，你混淆了。

我的理解是，你想做一個不算復雜的定製數字電路，且是從門電路開始搭，如果你會用cadence，無壓力，且直接用spectre把電路當模擬電路來處理即可，模擬時間略長罷了。這個流程並不是常用的數字電路設計方法。一個在處理較大規模定製數字集成電路的方法是，建立基本電路單元，並同時建立verilog單元，畫模塊電路圖和總圖，然後用verilog-xl來跑模擬。

不過按照你描述的內容，我覺得你獨自處理這些流程會有比較大的麻煩，在身邊找一個有經驗的人帶你吧。

㈧ 幫我在CNKI下載一篇論文；謝謝了；

朱治鼎等：高性能折疊式共源共柵運算放大器的設計
2012
年
偏置電壓。實際應用中，為了滿足匹配，偏置電路中
晶體管長度應該與運放中相應晶體管的長度相等。
I
ref
是由外部引入的基準電流。圖
4
所示為本文設
計的偏置電路。圖中，
M16
與
M13
構成電流鏡，參
考電流
I
ref
通過電流鏡把
I
ref
按管子寬長比的比例鏡
像到
M13
，從而產生主電路所需要的偏置電壓
［5
］
。
圖4
偏
置電路
Fig．4Biascircuit
圖
5
所示為本文運算放大器的整體電路。各個
埠定義為：
V
DD
為工作電壓，
GND
為電源地，
V
in1
為反相輸入端，
V
in2
為同相輸入端，
OUT
為輸出端；
電阻
R
m
＝2．5kΩ
、
R
1
＝2kΩ
、
R
2
＝47kΩ
；電容
C
m
＝1pF
、
C
1
＝5pF
；
I
ref
為
10
μ
A
的電流源。在電路
的第一級和第二級輸出端之間添加密勒補償電容和
補償電阻。由於第一級為共源共柵結構，所以主極
點在第一級的輸出節點。採用密勒補償電容
C
m
將
主極點向低頻移動，將非主極點向高頻移動來實現
極點分離。添加補償電阻
R
m
，將右半平面的零點移
向高頻，以減小甚至抵消零點對系統穩定性的影響，
從而改善運算放大器的頻率特性
［6
］
。電路所帶負載
為
5pF
的電容。表
1
列出運算放大器各器件的尺
寸。
圖5
運
算放大器整體電路
Fig．
表1
運
算放大器器件參數

晶體管
尺寸
W
／
μ
mL
／
μ
m M
晶體管
尺寸
W
／
μ
mL
／
μ
m M
M0 12 1 10 M9 11 3 3
M1 10 1 15 M10 11 3 3
M2 10 1 15 M11 4 1 1
M3 11 3 4 M12 11 2 7
M4 11 3 4 M13 9 1 2
M5 11 2 3 M14 2 3 1
M6 11 2 3 M15 4 2 1
M7 18 3 5 M16 10．5 1 1
M8 18 3 5
3
電路模擬結果及版圖實現
採用
Cadence
公司的模擬工具
Spectre
對電路
進行模擬，模擬模型採用
Chartered0．35
μ
m3．3V
工藝
BSIM3v3
模 型。仿 真 過 程 中，對
PSRR
及
CMRR
採用簡化模擬，模擬的結果是實際數據的倒
數
［7
］
。圖
6
所示為增益與相位的模擬結果，增益為
121．5dB
，單位增益帶寬約為
12MHz
，相位裕度為
61．4°。
圖6
運
算放大器的增益與相位曲線
Fig．－
tionalamplifier
圖
7
所示為本文運算放大器的電源電壓抑制比
模擬結果，低頻電源電壓抑制比為
105dB
。圖
8
所
示為運算放大器的共模抑制比模擬結果，低頻共模
抑制比為
130．1dB。
基於
Chartered0．35
μ
m
工藝，利用
Cadence
公
司的
Virtuoso
工具設計電路版圖，如圖
9
所示。通過
對版圖的
DRC
和
LVS
檢查，證明此版圖符合工藝規
則要求。最後進行後模擬，並將後模擬結果與前模擬
148 朱治鼎等：高性能折疊式共源共柵運算放大器的設計
2
電路結構
CMOS
運放的差分跨導級構成運放的輸入級，
並起到從雙端差分輸入變換到單端輸出的作用。通
常，整個電路的增益，大部分都是由輸入差分級提供
的，可改善雜訊性能和降低輸入失調。第二級一般
採用反相器，當差分輸入級沒有完成差分
－
單端變換
時，就由第二級反相器來完成。偏置電路給晶體管
建立適當的靜態工作點。另外，採用補償技術來穩
定閉環特性。圖
1
給出運放的整體結構。
圖1
運
放的整體結構
Fig．
2．1
輸入差分跨導級設計及分析
共源共柵結構的運算放大器根據輸入結構的不
同，分為套筒式和折疊式。套筒式共源共柵運算放
大器由於輸入擺幅小，不利於閉環使用。折疊式共
源共柵運算放大器的輸入擺幅和輸出擺幅都相對高
一些，能夠閉環使用，因此使用范圍更廣泛，但這些
優點是以損失增益為代價的
［4
］
。
設計指標要求開環增益大於
90dB
，這就要求
採用兩級放大器，並且第一級應選擇共源共柵結構
以提供高增益。要求共模輸入電壓范圍為
0～2．4
V
，而採用的電源電壓是
0～3．3 V
，因此要採用
PMOS
管輸入共源共柵結構。本文設計的差分輸
入單端輸出的折疊式共源共柵放大器如圖
2
所示。
其中，
M1、
M2、
M3、
M4
構成折疊式差分電路；
M5、
M6
構成運放兩支路的偏置電流源；
M7、
M8、
M9、
M10
構成共源共柵電路；
M0
是尾電流 源
PMOS
管；
V
bias1
、
V
bias2
、
V
bias3
的偏置電壓由偏置電路提供。
運放的增益表達式為：
A
v1
＝G
m
×R
out
（1
）
其中，
G
m
為輸入差分管
M1、
M2
的等效跨導，
R
out
＝
gm7×r
o7
×r
o9
／／
gm3×r
o3
×（
r
o2
／／
r
o5
）為輸出節點的
輸出電阻，因此運放增益為：
A
v1
＝g
m1
×［
gm7×r
o7
×r
o9
／／
gm3×r
o3
×（
r
o2
／／
r
o5
）］ （2
）
可見，共源共柵結構能夠提供較高的增益。
圖2
折
疊式共源共柵運算放大器電路
Fig．2Folded－cascodeoperationalamplifier
2．2
輸出級結構設計
第二級一般採用反相器結構，考慮到輸出擺幅
要求在
0．3～3V
之間，輸出可以採用電流源負載的
共源極，這種電路結構在負載上的電壓不是緊隨其
負載阻抗變化而變化的。圖
3
所示為本文實際採用
的
PMOS
管輸入的電流源負載共源輸出級，能很好
地滿足輸出擺幅的要求。其中，
PMOS
管
M11
作為
輸入管，
NMOS
管
M12
作為電流源負載，
V
bias2
偏置
電壓由偏置電路提供，
V
in
為第一級折疊式共源共柵
電路的輸出信號。
圖3
輸
出級
Fig．3Outputstage
運放的增益為：
A
v2
＝G
m
×R
out
（3
）
其中，
G
m
＝g
m11
（晶體管
M11
的跨導），
R
out
＝r
o11
／／
r
o12
（晶體管
M11
和晶體管
M12
的輸出阻抗的並聯
值）。輸出擺幅為：
V
PP
＝V
DD
－（
V
gs11
－V
th11
）－
（
V
gs12
－V
th12
） （4
）
可見，帶電流源負載的共源級輸出能夠提供較
大的擺幅，還能提供適當的增益。
2．3
偏置電路和運算放大器整體電路的設計
偏置電路中，
V
bias3
為
M0
提供偏置電流，
V
bias1
為
M3、
M4
提供偏置電壓，
V
bias2
為
M5、
M6、
M12
提供
1472011－06－03
；定稿日期：
2011－08－06
基金項目：國家自然科學基金資助項目（
60976028
）；北京工業大學博士啟動基金資助項目（
X0002013201103，
X0002014201101，
X0002012200802）
高性能折疊式共源共柵運算放大器的設計
朱治鼎，彭曉宏，呂本強，李曉慶
（北京工業大學 集成電路與系統集成實驗室，北京
100124）
摘

要：

折疊式共源共柵結構能夠提供足夠高的增益，並且能夠增大帶寬、提高共模抑制比和電
源電壓抑制比。基於
Chartered0．35
μm
工藝，設計了一種折疊式共源共柵結構的差分輸入運算
放大器，給出了整個電路結構。
Spectre
模擬結果表明，該電路在
3．3V
電源電壓下直流開環增益
為
121．5dB
、單位增益帶寬為
12MHz
、相位裕度為
61．4°
、共模抑制比為
130．1dB
、電源電壓抑制
比為
105dB
，達到了預期的設計目標。
關鍵詞：

折疊式共源共柵；運算放大器；模擬集成電路
中圖分類號：
TN431．1
文獻標識碼：
A
文章編號：
1004－3365
（2
012）
02－0146－04
DesignofHighPerformanceFolded－CascodeOperationalAmplifier
ZHUZhiding
，
PENGXiaohong
，
LBenqiang
，
LIXiaoqing
（
VLSI＆SystemLaboratory
，
BeijingUniversityofTechnology
，
Beijing100124
，
P．R．China
）
Abstract：
Folded－
，
butalsoin－
creaseCMRRandPSRR．BasedonChartered0．35
μ
mprocess
，
－
ded－cascodestructurewasdesigned．Thecompletecircuitofthefolded－
detail．SimulationwithSpectreat3．－loop
gainof121．5dB
，
aunitygainbandwidthof12MHz
，
aphasemarginof61．4°
，
aCMRRof130．1dBandaPSRR
of105dB．
Keywords
：
Folded－cascode
；
Operationalamplifier
；
AnalogIC
EEACC：
1220
1
引

言
運算放大器是模擬電路設計中用途最廣、最重
要的部件，具有足夠高的正向增益，且負反饋時閉環
傳輸函數與其增益幾乎無關，因此被用於很多模擬
電路和系統的設計中。運算放大器最主要的性能指
標是有一個足夠大的開環增益，以符合負反饋的概
念
［1
］
。
直觀來說，長溝道、低偏置電流、多級運放電路
可以實現高增益，但會產生多個極點；高單位增益帶
寬電路又要求短溝道、高偏置電流、單極點電路來實
現。由於共源共柵結構具有頻率特性好、輸出電阻
高、主極點由負載電容決定、在各種放大器結構中功
耗最低等優點，能夠在不降低增益帶寬積的條件下
提高電路的直流增益，從而滿足各個方面的需要
［2
］
。
本文從電路性能要求出發，設計了一種兩級高增益
運算放大器，第一級採用差分輸入單端輸出的折疊
式共源共柵放大器，以達到高增益，同時提供適當的
擺幅；第二級採用共源極電路結構，以增大輸出擺
幅，同時提供適當的增益
［3
］
。該電路從理論上滿足
了高增益、高共模抑制比、高電源抑制比等要求。
Spectre
軟體模擬結果顯示，直流增益達到
121．5
dB
、相位裕度達到
61．4°。第
2
期 朱治鼎等：高性能折疊式共源共柵運算放大器的設計
結果進行對比。後仿低頻增益下降至
102dB
，相位裕
度下降至
53．7°
，單位增益帶寬為
10．72MHz
，電源
電壓抑制比為
88．1dB
，共模抑制比為
93．2dB
。盡管
各個參數都略有下降，但仍符合設計要求。
4
結

論
本文設計了一種折疊式共源共柵運算放大器，
該電路具有高的低頻增益、電源抑制比和共模抑制
比等。利用
Cadence－Spectre
模擬工具進行
DC、
AC
及瞬態分析。模擬結果表明，本文設計的運算放大
器具有
98．11dB
的直流開環增益，在
5pF
的負載
電容條件下，運放的單位增益頻率為
12MHz
，相位
裕度為
61．4°
，共模抑制比為
130．1dB
，電源電壓抑
制比為
105dB
。基於
Chartered0．35
μ
m
工藝，利
用
Cadence
公司的
Virtuoso
工具完成電路版圖設
計，並對電路進行了後模擬，後仿參數指標略有下
降，但仍符合設計要求，達到預期的設計目標。通過
對
W
／
L
或者直流偏置的微小調節，就可以讓放大
器工作在指定的工作范圍。
參 考 文 獻：
［1
］
ALLENPE
，
HOLBERGR．CMOS模
擬集成電路與
設計 ［
M］
．
馮軍，李智群，譯
．
第二版
．
北京：電子工
業出版社，
2005：
198－199．
［2
］
柳遜，閆娜，吳曉鐵，等
．
一種高性能運算放大器的
設計 ［
J］
．
微電子學與計算機，
2005，
22（
6）
：
28－33．
［3
］
RAZAVIB．DesignofanalogCMOScircuits
［M
］．
NewYork
：
McGraw－HillCoInc
，2
001：
252－254．
［4
］
陳 恆 江，劉 明 峰，郭 良 權，等
．
一 種 高 增 益 帶 寬
CMOS
全 差 分 運 算 放 大 器 的 設 計 ［
J］
．
微 電 子 學，
2009，
39（
2）
：
155－158．
［5
］
RUUDGH
，
LEOPT
，
JOHANH．A100－MHz100－

compensation
［J
］
．IEEEJSolStaCirc
，1
992，
27
（1
2）
：
1709－1717．
［6
］
王志亮，段偉，王琴
．
折疊式共源共柵運算放大器的
0．6μ
m
的
CMOS
設計 ［
J］
．
信息技術，
2008，
（3
）：
7－
15．
［7
］
何樂年，王憶
．
模擬集成電路設計與模擬 ［
M］
．
北京：
科學出版社，
2008：
116．
作者簡介：
朱治鼎（
1987
—），男（漢族），陝西安康
人，碩士研究生，研究方向為模擬集成電路
設計。
彭曉宏（
1963
—），男（漢族），副教授，
主要研究方向為模擬集成電路、模擬／數字
混合信號電路的設計。
149

㈨ 請問這種電路模擬圖是用什麼軟體畫的

概念全錯：hspice才是用來做模擬電路的，混合信號也可以，我用之來處理回後仿幾十萬器件的電路，無答壓力。cadence當然可以用來完成你的設計，千門級的數字電路用spectre直接仿無壓力。modelsim處理更大的規模，無壓力。ise是另一個概念，你混淆了。
我的理解是，你想做一個不算復雜的定製數字電路，且是從門電路開始搭，如果你會用cadence，無壓力，且直接用spectre把電路當模擬電路來處理即可，模擬時間略長罷了。這個流程並不是常用的數字電路設計方法。一個在處理較大規模定製數字集成電路的方法是，建立基本電路單元，並同時建立verilog單元，畫模塊電路圖和總圖，然後用verilog-xl來跑模擬。
不過按照你描述的內容，我覺得你獨自處理這些流程會有比較大的麻煩，在身邊找一個有經驗的人帶你吧。