全加器邏輯電路圖

① 畫出全加器邏輯圖並給出進位公式

二進制全加器

用於門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。提供與非門的是74LS86，有4個與非門。

加法器由一個加法位和一個進位位組成。 進位位可以通過與門實現。 加法位需要通過或門和與非門組建的異或門（需要與門將兩個邏輯門連接）實現。

將加法位和進位位連接，實現加法位輸出和進位位輸出。 通過以上幾步就已近組建好了一個半加器。 將兩個半加器和一個或門連接就組建成了一個全加器（二進制加法器）。

若想實現更多位數需要將跟多的全加器連接，一個全加器是二位，八個全加器連接就是八位，同樣n個相連就是n位。

參考資料來源：網路-全加器

② 什麼是一位全加器，怎麼設計邏輯電路圖

全加器英語名稱為full-adder，是用門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。

一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。

邏輯電路圖設計如下：

一位全加器(FA)的邏輯表達式為：

S=A⊕B⊕Cin

Co=(A⊕B)Cin+AB

其中A,B為要相加的數，Cin為進位輸入；S為和，Co是進位輸出；

如果要實現多位加法可以進行級聯，就是串起來使用；比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法。

(2)全加器邏輯電路圖擴展閱讀：

全加器是組合邏輯電路中最常見也最實用的一種，考慮低位進位的加法運算就是全加運算，實現全加運算的電路稱為全加器。而其功能設計可以根據組合邏輯電路的設計方法來完成。

通過邏輯門、74LS138解碼器、74LS153D數據選擇器來實現一位全加器的電路設計，並且實現擴展的兩位全加器電路。並且Multisim是一個專門用於電路設計與模擬的工具軟體。

③ 設計一位全加器，要求寫出真值表，邏輯表達式，畫出邏輯圖

一位全加器(FA)的邏輯表達式為：S＝A⊕B⊕Cin，Co＝AB＋BCin＋ACin，其中A，B為要相加的數，Cin為進位輸入，S為和，Co是進位輸出。

如果要實現多位加法可以進行級聯，就是串起來使用，比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法，

如果將全加器的輸入置換成A和B的組合函數Xi和Y（S0…S3控制）,然後再將X,Y和進位數通過全加器進行全加，就是ALU的邏輯結構結構。即 X＝f（A，B)，Y＝f（A，B），不同的控制參數可以得到不同的組合函數，因而能夠實現多種算術運算和邏輯運算。

(3)全加器邏輯電路圖擴展閱讀：

全加器使用注意事項：

1、從半加器的真值表、電路圖可以看出，半加器只能對單個二進制數進行加法操作，只有兩個輸入，無法接受低位的進位。

2、假設超前進位加法器中的每個門時延是t，對於4位加法，最多經過4t的時延，而且，即使增加更多的位數，其時延也是4t。

3、對比串列進位加法器和超前進位加法器，前者線路簡單，時延與參與計算的二進制串長度成正比，而後者則是線路復雜，時延是固定值。通常對於32的二進制串，可以對其進行分組，每8位一組，組內加法用超前進位加法器，組間進位則用串列進位。採用這種折中方法，既保證了效率，又降低了內部線路復雜度