Ⅰ 用Verilog模擬擲骰子游戲電路
這主要是相對以前用原理圖做電路時候來說的吧，那時候要加個ram，要做個加法，做個選擇器，全部都要手動添加元器件，所以電路一般不會做的太復雜，否則自己都不曉得是否能work的。
現在用verilog或者VHDL語言來描述電路，可以相對寫的要多復雜有多復雜，只要硬體電路能實現，復雜已不是主要問題了。 贊同0| 評論 2011-12-5 11:32 風雷小草 | 六級
因為IEEE制訂verilog標準的時候，並沒有規定描述電路的規模，也就是說，只要滿足功能，規模可以無限大，結構可以任意復雜。 贊同0| 評論 2011-12-13 17:16 wrc926472 | 二級
verilog 具有較強的器件庫，而且不需要考慮門級的設計，可以集中考慮系統結構上，大大提高效率