組合邏輯電路的設計與測試

『壹』 設計一個「四捨五入」電路，使電路輸入不同值時，輸出的F不同

【實驗題目】：設計一個「四捨五入」電路，使電路輸入不同值時，輸出的F不同【實驗目的】： 1．掌握組合邏輯電路的特點。2．利用邏輯轉換儀對組合邏輯電路進行分析和設計。 3. 熟悉基本邏輯門和用法，掌握基本組合邏輯電路設計，學會求邏輯函數最簡表達式的方法。 【實驗器材】1. 數字電路實驗箱、穩壓電源、足量的導線.。2. 二輸入四「與非」門組件2片，型號為74LS00。3. 三輸入三「與非」門組件1片，型號為74LS10。4. 六門反相器件1片，型號為74LS04。 【實驗原理】組合邏輯電路的設計，就是如何根據文字描述的邏輯功能要求，設計出能實現該功能而採用器件最少的最佳電路。組合邏輯電路是最常見的邏輯電路，其特點是任何時刻的輸出信號（狀態）僅取決於該時刻的輸入狀態，而與信號作用前電路原來狀態無關。設計多輸出函數的組合邏輯電路時，應該將多個輸出函數當作一個整體考慮，而不應該將其截然分開。多數出組合電路達到最簡的關鍵是在函數化簡時找出各輸出函數的公用項，使之在邏輯電路中實現對邏輯門的「共享」，從而達到電路整體結構最簡。 在門電路中，應用最廣泛的是與非門。其邏輯關系的特點是：只有當全部的輸入端都為高電平時，輸出才是低電平。只要有一個輸入為低電平，輸出就是高電平。2 輸入端與非門的邏輯表達式可寫成： ；3輸入與非門的邏輯表達式可寫成： ；非門是執行非功能的邏輯部件。其邏輯關系的特點是：輸入端為高電平，輸出才是低電平；輸入為低電平時，輸出端為高電平。邏輯表達式為： 。本設計中，在列出表達式後，接著進行化簡，然後根據最簡的邏輯表達式畫出邏輯圖。最後，還要根據使用場合和技術要求等多方面因素，對電路的速度、功耗、成本、可靠性、邏輯功能的靈活性合理地選取器件，才算完成設計任務。設計此電路的目的是，當該電路輸入為1位十進制數的8421碼，當其值大於或等於5時，輸出F的值為1，否則F的值為0.通過實驗電路模擬測試，可得出設計電路正確與否。 【實驗步驟】該電路有4個輸入變數，1個輸出函數。3個輸入變數分別用A、B、C、D表示，輸出則用F表示。1、根據實驗原理列出真值表，再由真值表可寫出輸出函數表達式。ABCD 2、用卡諾圖求出輸出函數表達式，並化簡得到最簡函數表達式。ABCD 00 01 11 10000 00 0 010 1 1 1 11ddd d 101dd d根據多數出組合電路化簡的關鍵，找出各輸出函數的公用項，使之在邏輯電路中實現對邏輯門的「共享」，從而達到電路整體結構最簡。由真值表可寫出輸出函數表達式：F(A,B,C,D)=∑m(5-9)+ ∑d(10-15)經化簡變化後，可得到最簡與非表達式：3、 根據表達式繪制邏輯電路圖，並在數字電路實驗箱上實現自己的設計。邏輯電路圖如下： Proteus模擬電路圖如下：4、自建表格記錄實驗數據，比較實驗數據和所列真值表是否吻合，假若不吻合，找出故障原因。 【實驗數據記錄與處理】實驗數據記錄表ABCD F0000綠0001綠0010綠0011綠0100綠0101紅0110紅0111紅1000紅1001紅 【實驗結果與分析】實驗模擬較為成功，試驗設計正確。實驗數據記錄表中的紅燈代表「1」，綠燈代表「0」，則記錄的結果和所列真值表相同，實驗成功。 【實驗結論】1. 學會了組合邏輯電路的設計原理和功能測試的基本方法。2. 學會了如何應用卡諾圖化簡邏輯函數，搭建最簡電路。3. 掌握了多輸出組合邏輯電路的設計方法，以及常用小規模集成晶元的使用方法。

『貳』 實驗五 組合邏輯電路的設計——加法器、比較器

來自電子科技大學中山學院（數電實驗）

基礎實驗

（1）利用7483設計4位以內的加法器，請給出實驗電路，並根據表5.4要求填寫輸出結果。

（2）給出7485實現4位二進制比較器的電路圖，分析其工作原理。

原理：當參加比較的2個4位二進制數A3-A0和B3-B0的高位不等時，比較結果就由高位確定，低位和級聯輸入的取值不起作用；高位相等時，比較結果由低位確定；當2個4位二進制數相等時，比較結果由級聯輸入決定。

提高實驗

（1）請設計一個電路，輸入8421BCD碼，輸出餘3碼。

提示：8421BCD碼的餘3碼為原碼加011。

（2）請設計一個電路，實現7-5=？的運算功能電路。

（3）有X Y Z三路信號輸入，請用7485設計一個電路，要求按如下情況輸出信號。
*當7485的輸入端輸入A>B  時輸出X信號；
*當7485的輸入端輸入A=B  時輸出Y信號；
*當7485的輸入端輸入A<B  時輸出Z信號。
 請給出電路設計方案，並說明原理。
提示：在輸出埠可添加3個與門與1個或門

實驗五詳情

『叄』 簡單組合邏輯電路的設計實驗報告

1、設計用來與非門及用源異或門、與門組成的半加器電路。要求按本文所述的設計步驟進行，直到測試電路邏輯功能符合設計要求為止。

2、設計一個一位全加器，要求用異或門、與門、或門組成。

3、設計一位全加器，要求用與或非門實現。

4、設計一個對兩個兩位無符號的二進制數進行比較的電路；根據第一個數是否大於、等於、小於第二個數，使相應的三個輸出端中的一個輸出為「1」，要求用與門、與非門及或非門實現。

時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

(3)組合邏輯電路的設計與測試擴展閱讀

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。