組合邏輯電路實驗報告

Ⅰ 三相交流電路試驗結論如何寫

《數字電路實驗與課程設計》實驗教學大綱

2004版

課程名稱及性質：數字電路實驗與課程設計 必修課

英文名稱： Digital Circuit Experiment and Course Design

課程編號：050223

課程類別：技術、專業基礎

課程總學時：32

實驗學時：32

開設學期：5、6

面向專業：電子信息科學與技術

第一部分：實驗

一、實驗目的和任務

本課程目的是使學生掌握數字電路的基礎理論，培養學生設計組合、時序及模數/數模轉換電路和設計綜合應用電路的能力，並能夠在查閱器件手冊的基礎上，熟悉各類數字電路元件的特點及應用。使學生初步具有數字電路設計、製作、調試能力，並具有數字系統設計的思想。

二、實驗教學的基本要求

學生應掌握數制的概念和轉換方法，掌握組合邏輯電路的基本特點與設計方法，掌握時序邏輯電路、脈沖波型產生電路、模數/數模轉換電路的基本特點與設計方法以及典型時序邏輯電路的工作原理與分析方法，會使用多種常用的器件手冊，了解查找數字電路器件的常用途徑，了解常用數字電路器件的分類，了解各類數字電路器件的物理特性，了解器件介面技術，並在此基礎上，逐步熟悉常用數字電路器件的特性及應用，掌握數字電路的製作及調試，熟悉常用儀器的使用方法。 能夠正確識別常用數字電路器件，能繪制電路原理圖，掌握數字電路的布線規則、掌握電路的調試與故障的分析和排除。

三、實驗項目基本情況

（16學時）

序

號
實驗項目名稱
內容提要
實驗

學時
實驗

類型
實驗地點

1
組合邏輯電路設計與調試
門電路、編碼、解碼等邏輯電路設計與調試
4
設計
31#375

2
觸發時序電路設計與調試
觸發器、計數器、移位寄存器應用電路與調試
6
設計
31#375

3
脈沖波形產生電路設計與調試
555時基電路及其應用設計與調試
3
設計
31#375

4
模數/數模轉換電路設計與調試
D/A 、A/D轉換器 應用設計與調試
3
設計
31#375

四、考核方式

平時實驗表現占該門實驗課最終成績的70%，實驗報告成績占該門實驗課最終成績的30％。

平時實驗主要考察學生對實驗電路的設計難易程度、電路連接調試、問題解決的能力，是否能夠達到設計要求；

實驗報告主要考察學生對實驗涉及的理論知識的掌握，對實驗得到的結論和現象是否能夠正確理解和分析，並能夠合理的解釋實驗中出現的問題，正確判斷實驗的成功、失敗。

五、實驗教材或實驗指導書

《數字電路實驗與課程設計》 孟宇 主編

第二部分：課程設計

一、課程設計的性質和目的

本課程不僅要求學生獲得電子技術方面的理論知識以及掌握理論設計方法，還要培養學生理論聯系實際的能力。本課程的課程設計環節，就是通過學生自己設計、搭建和調試電路，使學生對所學的理論知識有更深一步的理解，同時提高學生分析問題和解決問題的能力。

二、課程設計的基本要求

1．掌握常用中、小規模集成電路晶元（如：邏輯門電路、解碼器、數據選擇器、計數器、寄存器等）的使用方法。

2．掌握邏輯電路的基本設計步驟（包括組合邏輯電路部分與時序邏輯電路部分），以及整體電路的實現方法。

3．具有一定的分析、尋找和排除電路常見故障的能力。

4．能正確使用常用電子儀器、儀表（如：萬用表、示波器、時序信號發生器等）。

5．獨立寫出具有理論分析及設計方案論證的、並通過搭建電路調試驗證其設計是正確的課程設計報告。

三、設計課題及內容和要求（16學時）

1．設計並實現一個數字頻率計

本課題要求設計並實現一個數字頻率計，設計參數自選，用於測量信號的頻率，並用十進制數字顯示。

2．設計並實現自主實驗課題

該課題要求利用所學數字電路知識，實現自擬課題設計功能並調試成功，設計難度與1設計題目相當。

以上題目任選一個。

三、課程設計時間安排

實驗前3周擬定、修改設計報告，第4周開題報告，第5周實驗。

四、課程設計報告書寫規范

完成設計任務後，在課程設計的最後階段，需要總結全部設計工作，寫出完整、規范的設計報告，在指定的時間內提交指導教師。課程設計報告要求有完整的格式，具體如下：

論文分三部分——前置部分、主體部分和後置部分。

(一)前置部分：這一部分包括題目、作者（單位）、摘要、關鍵詞。

題目要恰當、准確地反映論文的內容。

作者單位要寫全校、院（系）名稱及班級學號。

摘要是論文內容的概括與簡述，應包括研究課題的創新思想和創新成果及其理論價值和現實意義。

關鍵詞要准確、精練。

(二)主體部分：這一部分包括引言、正文、結論，是論文的正式部分。

引言作為論文的第一段，要簡單說明選題的背景和意義、准備解決的問題及主要工作內容等。

正文是論文的主要部分，應包括課題的總體方案設計、方案論證及實現、數據分析處理、實驗效果及理論分析等。

結論作為論文的最後一段，是對課題研究最終的、總體的評價。結論中應明確本課題研究的創新點及創新成果、技術關鍵及技術難點、社會經濟價值及研究方向的前景等。結論應該准確、完整、精練。

說明：論文的主體部分可以設標題（具體格式見附例）。文章的第一段就是引言，最後一段就是結論，中間各段就是正文。不必再加「引言」、「正文」、 「結論」等小標題。

(三)後置部分：

1、參考文獻

參考文獻作為論文的附錄，附在論文的後面。參考文獻是指在課題研究和論文撰寫過程中對你有所啟示和幫助的文獻資料，包括著作、論文和網頁。參考文獻的列寫格式如下：

[1]作者.著作名.出版地：出版社.出版年月

[2]作者.論文名.期刊或雜志名.期號

[3]網頁（網址）

……

以上[1]、[2]為文獻序號，其中[1]為著作的列寫格式，[2]為論文的列寫格式。

2、心得體會：

內容中可以對本綜合訓練如何開展和進行提出自己的意見和建議。

(四)要求：

①個人獨立撰寫，每人一份，

②字數：主體部分不少於3000字，摘要150—200字，關鍵詞3—6個。

③版面安排：按A4紙排版。頁邊距為：上、下各25mm,左35mm，右30mm；

段間距及字間距：標准；行間距：單倍行距；頁碼：底部居中；作者（單位）佔一行，其前、後各空一行（小四號）；主體部分與前置部分、後置部分之間各空一行；不做封面，不設頁眉、頁腳及頁邊框。

④字型大小選擇：（見附例）。

五、成績評定

課程設計的考核結果按優秀、良好、中等、及格和不及格來評價。

對設計任務理解透徹，能夠全面、正確、獨立地完成設計內容所規定的任務，得出設計結果，並按時提交准確、完整、規范的設計報告，可評為優秀；按照設計任務要求能夠順利地完成任務，得出結果，按時提交較完整的、符合要求的設計報告，可評定為良好；按照設計要求完成了硬體線路的連接，基本完成了任務要求，提交符合要求的設計報告，可評為中等；基本完成設計目標，但不夠完善，可能有若干小的缺陷，在幫助下能夠完成任務要求，提交設計報告，可評為及格；不能完成指定的要求和任務，未提交設計報告的，評為不及格。

六、參考資料

1．「數字電路實驗與課程設計實驗指導書」 孟宇編

2．「電子技術基礎」（數字版） 康華光編

Ⅱ 電工電子技術 電路分析 數字電路組合邏輯電路設計 實驗報告思考題解答

其實就是解碼器和編碼器的相互轉換。
並到串的意思就是8-3編碼器
再串到並就是3-8解碼器。
好好看看書本的介紹吧。

Ⅲ 74LS00的空載導通電流Iccl

Vcc端采樣電阻100Ω 實測約2.65mA

Ⅳ 數字邏輯實驗報告的實驗總結應該怎樣寫啊

給個模板吧。

實驗題目:基本邏輯門邏輯功能測試及應用

姓名:___________學號:______

班級:___________組別:________

合作者:_________________

指導教師:

實驗概述

【實驗目的及要求】

1、實驗目的

1)掌握基本邏輯門的功能及驗證方法。

2)學習TTL基本門電路的實際應用。

3)掌握邏輯門多餘輸入端的處理方法。

4)掌握組合邏輯電路的設計與測試方法

2、實驗要求

利用TDS-4數字系統綜合實驗平台測試基本邏輯門的功能，根據實驗原理設計一個組合電路，並進行測試分析。

1)總結TTL門電路多餘輸入端的處理方法。

2)通過本次實驗總結TTL及CMOS器件的特點及使用的收獲和體會。

3)TTL與非門的輸入端懸空可視為邏輯「1」嗎？有何缺點？

4)如果與非門的一個輸入端接連續脈沖，其餘端是何狀態允許脈沖通過？是何狀態禁止脈沖通過？

5)欲使一個異或門實現非邏輯，電路將如何連接？為什麼說異或門是可控反相器？

【實驗原理】

數字電路中，最基本的邏輯門可歸結為與門、或門和非門。實際應用時，它們可以獨立使用，但用的更多的是經過邏輯組合組成的復合門電路。目前廣泛使用的門電路有TTL門電路和CMOS門電路。

1、TTL門電路

TTL門電路是數字集成電路中應用最廣泛的，由於其輸入端和輸出端的結構形式都採用了半導體三極體，所以一般稱它為晶體管-晶體管邏輯電路，或稱為TTL電路。這種電路的電源電壓為+5V，高電平典型值為3.6V（≥2.4V合格）；低電平典型值為0.3V（≤0.45合格）。常見的復合門有與非門、或非門、與或非門和異或門。

有時門電路的輸入端多餘無用，因為對TTL電路來說，懸空相當於「1」，所以對不同的邏輯門，其多餘輸入端處理方法不同。

（1）TTL與門、與非門的多餘輸入端的處理

如圖1-1為四輸入端與非門，若只需用兩個輸入端A和B，那麼另兩個多餘輸入端的處理方法是：

並聯懸空通過電阻接高電平

圖1-1TTL與門、與非門多餘輸入端的處理

並聯、懸空或通過電阻接高電平使用，這是TTL型與門、與非門的特定要求，但要在使用中考慮到，並聯使用時，增加了門的輸入電容，對前級增加容性負載和增加輸出電流，使該門的抗干擾能力下降；懸空使用，邏輯上可視為「1」，但該門的輸入端輸入阻抗高，易受外界干擾；相比之下，多餘輸入端通過串接限流電阻接高電平的方法較好。

（2）TTL或門、或非門的多餘輸入端的處理

如圖1-2為四輸入端或非門，若只需用兩個輸入端A和B，那麼另兩個多餘輸入端的處理方法是：並聯、接低電平或接地。

並聯低電平或接地

圖1-2TTL或門、或非門多餘輸入端的處理

（3）異或門的輸入端處理

異或門是由基本邏輯門組合成的復合門電路。如圖3.2.3為二輸入端異或門，一輸入端為A，若另一輸入端接低電平，則輸出仍為A；若另一輸入端接高電平，則輸出為A，此時的異或門稱為可控反相器。

圖1-3異或門的輸入端處理

在門電路的應用中，常用到把它們「封鎖」的概念。如果把與非門的任一輸入端接地，則該與非門被封鎖；如果把或非門的任一輸入端接高電平，則該或非門被封鎖。

由於TTL電路具有比較高的速度，比較強的抗干擾能力和足夠大的輸出幅度，在加上帶負載能力比較強，因此在工業控制中得到了最廣泛的應用，但由於TTL電路的功耗較大，目前還不適合作大規模集成電路。

【實驗環境】

1、THD-4型數字電路實驗箱

2、器材：74LS00四-2輸入與非門

74LS32二輸入四或門

74LS86四-2輸入異或門

74LS0874LS04

實驗內容

【實驗方案設計】

1、TTL與非門的邏輯功能及應用

晶元的引腳號查法是面對晶元有字的正面，從缺口處的下方（左下角），逆時針從1數起。晶元要能工作，必須接電源和地。本實驗所用與非門集成晶元為74LS00四-二輸入與非門，其引腳排列如圖1-4所示。

圖1-474LS00引腳排列

（1）測試74LS00四-2輸入與非門的邏輯功能

（2）用74LS00實現或邏輯：，寫出轉換過程邏輯函數式，畫出標明引腳的邏輯電路圖，測試其邏輯功能，觀測實驗結果。

採用74LS00實現以上邏輯函數的電路如下圖所示：

（3）用74LS00實現下表所示的邏輯函數。寫出設計函數式，畫出標明引腳的邏輯電路圖，並驗證之。

輸入輸出輸入輸出

(請在此處寫出邏輯表達是並根據上面的例子畫出電路圖，如果用Word畫圖不方便，可以先畫在紙上，拍照後粘貼在此處)

2.用74LS86設計一個四位二進製取反電路。寫出設計函數式，列出功能表，畫出標明引腳的邏輯電路圖，並通過實驗驗證之。

(請在此處寫出邏輯表達是並根據上面的例子畫出電路圖，如果用Word畫圖不方便，可以先畫在紙上，拍照後粘貼在此處)

3.用與非、與、或等基本邏輯門設計一個無棄權三通路表決器，既當輸入為兩個1時輸出為1。

(請在此處寫出邏輯表達是並根據上面的例子畫出電路圖，如果用Word畫圖不方便，可以先畫在紙上，拍照後粘貼在此處)

【實驗過程】（實驗步驟、記錄、數據、分析）

1.選用了74LS00一個與非門，將其輸入端A和B分別接至電平輸出器插孔，由電平輸出控制開關控制所需電平值，扳動開關給出四種組合輸入。將輸出端接至發光二極體的輸入插孔，並通過發光二極體的亮和滅來觀察門的輸出狀態。其邏輯函數式為：，觀測結果如下：

表1與非門邏輯功能測試表

ABY00011011

2．採用74LS00搭建了的邏輯電路，並測試了邏輯或的功能，其測試結果如表1-2所示：

表1-2或邏輯功能測試表

輸入輸出ABY00011011

3.採用74LS00設計一個無棄權三通路表決器

小結

寫一個不少於3行的小結，談談實驗的收獲。

Ⅳ 簡單組合邏輯電路的設計實驗報告

1、設計用來與非門及用源異或門、與門組成的半加器電路。要求按本文所述的設計步驟進行，直到測試電路邏輯功能符合設計要求為止。

2、設計一個一位全加器，要求用異或門、與門、或門組成。

3、設計一位全加器，要求用與或非門實現。

4、設計一個對兩個兩位無符號的二進制數進行比較的電路；根據第一個數是否大於、等於、小於第二個數，使相應的三個輸出端中的一個輸出為「1」，要求用與門、與非門及或非門實現。

時序邏輯電路在邏輯功能上的特點是任意時刻的輸出不僅取決於當時的輸入信號，而且還取決於電路原來的狀態，或者說，還與以前的輸入有關。

(5)組合邏輯電路實驗報告擴展閱讀

在asic設計和pld設計中組合邏輯電路設計的最簡化是很重要的，在設計時常要求用最少的邏輯門或導線實現。在asic設計和pld設計中需要處理大量的約束項，值為1或0的項卻是有限的，提出組合邏輯電路設計的一種新方法。

與邏輯表示只有在決定事物結果的全部條件具備時，結果才發生。輸出變數為1的某個組合的所有因子的與表示輸出變數為1的這個組合出現、所有輸出變數為0的組合均不出現，因而可以表示輸出變數為1的這個組合。

Ⅵ 數電實驗報告

交通信號燈故障檢測系統一、實驗目的1、熟悉各種邏輯門的使用；2、鍛煉學生應用各種邏輯門設計橡檔旁組合邏輯電路的能力。二、實驗原理組合邏輯電路的設計方法。三、實驗內容及要求交通信號燈的正常工作情況為：紅燈蠢鉛（A）亮表示停車、黃燈（B）亮表示注意、綠燈（C）亮表示通行，任何時刻只有一盞燈亮；交通信號燈的故障情況為：任意兩盞燈同時亮，三盞燈都亮或三盞燈都不亮。請將故障狀態以指示燈亮顯示出來，要求如下：1．列出邏輯狀態表；2．寫出邏輯表達式；3．對表達式化簡或變換；4．畫出實驗電路圖；5．在數字實梁橡驗儀上實現。四、預習要求設計電路；列出所用元件清單；制定實驗方案；記錄實驗結果。五、報告要求有詳細設計步驟、邏輯圖、實驗結果分析。

Ⅶ 多諧振盪器工作時，兩個三極體的工作狀態是怎樣的發光二極體的亮與滅狀態分別對應三極體的哪個工作狀態

CPLD及電子CAD實驗報告

姓名：** 同組者:**
對MAX+PLUS II的應用和操作上有了一定的理解和掌握，以下就是我在一些資料上了解到的一些關於CPLD及電子CAD這門課的理論知識及對本次實驗報告的總括:
（一）、MAX+plusⅡ是一 種 與 結構 無 關 的全 集 成化設計環境 ，使設計者 能對 Altera的各 種 CPLD系列方便地進行設 計輸入 、快速 處理 和器件 編 程．MAX+plusII開發 系統 具有強大 的處理能力 和高 度 的靈活性．其主要優點 ：與結構無關 、多平 台 、豐富 的譽春設計庫、開放的界面 、全 集成 化 、支持 多種 硬體 描述 語 言(HDL)等 ．設 計 流 程 數 字 系 統 的 設 計 采 用 自頂 向下 、由粗 到 細 ，逐步分解的設計 方法 ，最 頂層 電路是指 系統的整體要求最下層是具體 的邏 輯 電路 的實現。設計 輸入．MAX+plus I1支持 多種設計顫滑輸入方 式 ，如 原 理圖 輸 入 、波 形 輸 入 、文 本 輸 入 和 它 們 的混 合輸 入 ．設計 處 理 ． 設計檢查。器 件 編 程 ． 系統 仿 真。系統設 計之 後還要 進 行仿 真．本 系統 採用 MAX7000S系列 CPLD芯 片 ， 應 用 M AX+plus lI對 各 種 文 件 從 底 層 到 頂 層 逐 個 編譯 ，再進行邏輯模擬．仿 真之 後 通 過 MAX+ plus lI的 Programmer下載 到可編程晶元上便完 成設計．
（二）、經過對《CPLD及電子CAD》這門課程的學習，並在老師的輔導和幫助下，我們成功地完成了五個基本實驗以及綜合實驗「數字鍾的設計」。
實驗報告分七部分：實驗一總結，實驗二總結，實驗三總結，實驗四總結，實驗五總結，綜合實驗總結，及總的學習體會。

實驗一：3—8解碼器
一、實驗目的：
1．通過一個簡單的3—8解碼器的設計，讓學生掌握組合邏輯電路的設計方法；
2．初步了解EPLD設計的全過程，初步掌握Altera軟體的使用；
3．掌握組合邏輯電路的靜態測試方法。
二、實驗內容：
利用MAX+plus II設計軟體來實現3—8解碼器的設計，並通過設計對軟體進行初步的操作和認識。用MAX+plus II。用MAX+plus II編譯一個項目前，必須確定一個設計作為當前項目。對於每個新的項目應該建立一個單獨的子目錄，當指定設計項目名稱時，也就同時指定了保存該設計項目的子目錄名。其步驟為：
1、指定設計項目名稱；
2、選擇器件；
3、建立新文件。
設計的輸入：
1、放置一個器件在原理圖上；
2、添加連線到器件的管腳上；
3、保存原理圖。
設計項目的編譯：在底層圖編輯器中觀察適配結果以及管腳的重新分配、定位，編譯後可通過模擬一個項目來證明它的功能是正確的。
三、實驗數據表：
1、電路圖
3—8解碼器
2、2、波形圖：

3、編譯成功：

四、實驗小結：

在驗證解碼器的功能的同時也對軟體有了進一步的了解，剛開始做有一些不熟練，有一些不太適應，編譯完成後，畫出的波形也是正確的，但在下載到器件時卻出現了問題，雖然顯示下載成功但器件上沒有顯示，經過反復檢查終於弄清了原來是器件的模式選擇錯誤。總的來說本次實驗還是成功的。
實驗二：組合電路
一、實驗目的：
1、掌握組合邏輯電路的設計方法；
2、加深對CPLD設計過程的了解，並比較原理圖輸入和文本輸入的優劣。
二、實驗內慶洞耐容：
1、設計一個四捨五入判別電路，其輸入為8421BCD碼，要求當輸入大於5時，判別電路輸出為1，反之為0。
實驗電路：

2、設計四個開關控制一盞燈的邏輯電路，要求合任一開關，燈亮；斷任一開關，燈滅。
3、設計一個優先排隊電路，其排隊順序如下：
A=1 最高優先權
B=1 次高優先權
C=1 最低優先權
要求輸出最高只能有一端為「1」，即只能是優先順序較高的輸入端所對應的輸出端為「1」。
AHDL設計輸入：
SUBDESIGN t2_1
( d0,d1,d2,d3:INPUT;
out: OUTPUT; )
BEGIN
IF( (d3,d2,d1,d0) >= 5 ) THEN
out=VCC;
ELSE
out=GND;
END IF;
END
三、實驗數據表：
1、

2、

3、

4、

四、實驗總結：
本次實驗是可以通過VHD語言實現的，在次我們又接觸了一種新的語言，可以實現電路設計的語言，對於一種設計，首先要有思路，在思路的引導下，用一定的媒介來實現自己的思路與想法，對自己的設計進行檢驗。
實驗三 觸發器功能模擬
一、實驗目的：
1、掌握觸發器功能的測試方法；
2、掌握基本RS觸發器的組成及工作原理；
3、掌握集成JK觸發器和D觸發器的邏輯功能及觸發方式。
二、實驗內容：
1、將基本RS觸發器，集成J-K觸發器，D觸發器同時集成在一個CPLD晶元中模擬其功能，並研究其相互轉化的方法。
2．輸入信號Sd、Rd對應的管腳接按鍵開關，CLK接時鍾源（頻率<0.5Hz）；輸入信號J、K、D、R、S對應的管腳分別接撥碼開關；輸出信號QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD對應管腳分別接LED指示燈。
將實驗結果填入下表：
表1 RS觸發器：
Rd Sd Q NQ
0 1 0 1
1 0 1 0
1 1 不變
0 0 不定
表3 JK 觸發器：
J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
表4 D觸發器：
D CLK Rd Sd Q NQ
* * 1 0 1 0
* * 0 1 0 1
1 0——1 1 1 1 0
0 0——1 1 1 0 1
* 0 1 1 Q0 NQ0
三、實驗數據表：

四、實驗小結

實驗十四 計數器及時序電路
一、實驗目的：
1．了解時序電路的經典設計方法（D觸發器和JK觸發器和一般邏輯門組成的時序邏輯電路）；
2．了解通用同步計數器，非同步計數器的使用方法；
3．了解用同步計數器通過清零阻塞法和預顯數法得到循環任意進制計數器的方法；
4．理解時序電路和同步計數器加解碼電路的聯系，設計任意編碼計數器；
5，了解同步晶元和非同步晶元的區別。
硬體需求：
主晶元Altera EPF10K1004－4，時鍾， 4位八段數碼管。
二、實驗內容：
用D觸發器設計非同步四位二進制加法計數器：
實驗內容中的6個實驗均要通過實驗十三的「掃描顯示電路」內容進行顯示，具體 連線根據每個實驗內容完成時的管腳化分和定義，同相應的輸入、輸出介面功能模塊相連，掃描模塊的連接參考實驗十三。
三、實驗數據表：

四．實驗小結：

而根據 VHDL語言可以設計任意進制的計數器。這
次實驗為後面數字鍾的設計打下基礎，即設計出24進制，60進制，100進制的計數器。
實驗五：原理圖及PCB設計
一、實驗目的：
1．初步掌握PROTE199軟體的使用。
2．了解由555組成多諧振盪器，555組成單穩態觸發器。
二．實驗內容：
(1)設計電路原理圖,包括(裝入元器件庫,放置及調整元器件位置,編輯元器件屬性,繪制原理圖)
(2)電路圖的後期處理,包括(檢查電路原理圖,電路原理圖的修飾)
(3)設計印製電路板
(4)生成各種電路原理圖報表文件,(主要是生成網路表文件).
打開軟體protel99，建立一個新的文件，將所用到的文件引入左側區中。在工作區內將由555組成的多諧振盪器的電路圖。多諧振盪器的工作原理如下：當工作電源接通後，通過R1、R2對電容C1充電，當VC上的電壓上升到2/3V1時，RS觸發器復位，輸出為0，同時，內部放電三極體導通，C1通過R2、T（555內部）放電，當VC下降到1/3V1時，RS觸發器置位，輸出為1。實驗電路圖如下：

三．實驗數據表：

四．實驗小結
經過和原生成的比較可以看出結果是正確的。
實驗六：數字鍾（綜合實驗）

一、設計任務（數字鍾的功能）：
1．具有時、分、秒、計數顯示功能，以24小時循環計時；
2．具有清零，調節小時、分鍾功能；
3．具有整點報時功能，整點報時的同時LED燈花樣顯示。
擴展部分：在基礎功能上添加以下幾個功能：秒錶，倒計時和鬧鍾。
目的是：掌握多位計數器相連的設計方法；掌握十進制，六進制，二十四進制計數器的設計方法；繼續鞏固多位共用級掃描顯示數碼管的驅動及編碼；掌握揚聲器的驅動；LED燈的花樣顯示；掌握EPLD技術的層次化設計方法。
而且需要以下硬體條件：1，主晶元 EPF10K10LC84－4；
2 ，8個 LED燈；
3，揚聲器；
4，8位八段掃描共陰極數碼顯示管；
5，三個按鍵開關（清零，調小時，調分鍾）

二、實現方案：

把整個實驗分成如下電路模塊：
1．時鍾計數： 秒——60進制BCD碼計數：
分——60進制BCD碼計數：
時——24進制BCD碼計數：
模塊說明：
各種進制的計數及時鍾控制模塊（ 10進制、 6進制、 24進制）；
同時獲個計數器有清零，調分，調時功能。在接近整數時間能提供報時信號。
2．具有驅動8位八段共陰掃描數碼管的片選驅動信號輸出和八段字形解碼輸出。
3.具有校時功能，可以分別對時及分進行單獨校時，使其校正到標准時間當重新接通電源或走時出現誤差時都需要對時間進行校正。通常，校正時間的方法是：首先截斷正常的計數通路，然後再進行人工出觸發計數或將頻率較高的方波信號加到需要校正的計數單元的輸入端，校正好後，再轉入正常計時狀態即可。

4.計時過程具有報時功能，當時間到達整點前10秒進行蜂鳴報時
5.LED燈按個人愛好在整點時有花樣顯示信號產生。

三、實現設計過程：.
秒個位計數單元為10進制計數器，無需進制轉換，我們採用的是VHDL語言編程實現的.
秒十位計數單元為6進制計數器，需要進制轉換。將10進制計數器的程序稍微修改為6進制計數器
分個位和分十位計數單元電路結構分別與秒個位和秒十位計數單元完全相同，只不過分個位計數單元的Q3作為向上的進位信號應與分十位計數單元的CPA相連，分十位計數單元的Q2作為向上的進位信號應與時個位計數單元的CPA相連。
時個位計數單元電路結構仍與秒或個位計數單元相同，但是要求，整個時計數單元應為24進制計數器，不是10的整數倍，因此需將個位和十位計數單元合並為一個整體才能進行
24進制轉換.

1、十進制BCD碼計數器
library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_signed.all;
ENTITY c6 IS
port(clk,clr : in std_logic;
q : out std_logic_vector(2 downto 0));
end c6;

architecture one of c6 is
signal count :std_logic_vector(2 downto 0);
begin
process(clk,clr)
begin
if clr='1' then
count<="000";
elsif clk'event and clk='1' then
if count="1001" then
count<="000";
else
count<=count+1;
end if;--for count
end if; --for clr
end process;
q<=count;
end ;

2、二十四進BCD制碼計數器：

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY count IS
port( clk,clr,count_en : in std_logic;
dout1,dout2 : out std_logic_vector(3 downto 0);
car:out std_logic);=count2+'1';
end if;

if count2="0010"and count1="0011" then
count2<="0000";car<='1';

else car<='0';
end if;
end if;
end if;
end process;
dout1<=count1;dout2<=count2 ;
end;

3、六十進制計數器：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_UNSIGNED.all;

entity c60 is
port(clk,clr,count_en:in std_logic;
dout1,dout2:out std_logic_vector(3 downto 0);
car:out std_logic);
end c60;
count1<="0000";count2<="0000";
elsif clk'event and clk='1' then
if count_en='0' then
count1<=count1+'1';
if count1 ="1001" then
count1<="0000";count2<=count2+1;
end if ;
if count2 ="0101" and count1 ="1001" then
count2<="0000";car<='1';
else car<='0';
end if ;
end if ;
end if ;
end process;
dout1<=count1;dout2<=count2;
end ;

4、實現報時器功能的程序：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_UNSIGNED.all;

entity bijiaoqi is
port(minu1,minu2,hour1,hour2,fen0,fen1,shi0,shi1:in std_logic_vector(3 downto 0);
baoshi:out std_logic);
end ;

architecture rtl of bijiaoqi is
begin
process(minu1,minu2,hour1,hour2,fen0,fen1,shi0,shi1)
begin
if hour1=shi0 and hour2=shi1 and minu1=fen0 and minu2=fen1 then
baoshi<='1';
else baoshi<='0';
end if;
end process;
end;
6、實現定時功能的程序：
library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY dingshi IS
PORT (hour,SET: IN STD_LOGIC;
hour0,hour1 : out std_logic_vector(3 downto 0));
END dingshi;
architecture rtl of dingshi is
signal n:std_logic;
signal count3,count4 :std_logic_vector(3 downto 0);
begin
process(set,hour,n)
begin
n<=hour and set;
if n' EVENT AND n='1' THEN
if count4>="0010" and count3="0011" then
count4<="0000";count3<="0000";
else count3<=count3+1;
if count3="1001" then
count4<=count4+1;
count3<="0000";
end if;
end if;
end if;
end process;
hour0<=count3;hour1<=count4;
end;

Ⅷ 數字電路設計實驗報告（5選1即可）

目錄
1 設計目的 3
2 設計要求指標 3
2.1 基本功能 3
2.2 擴展功能 4
3．方案論證與比較 4
4 總體框圖設計 4
5 電路原理分析 4
5.1數字鍾的構成 4
5.1.1 分頻器電路 5
5.1.2 時間計數器電路 5
5.1.3分頻器電路 6
5.1.4振盪器電路 6
5.1.5數字時鍾的計數顯示電路 6
5.2 校時電路 7
5.3 整點報時電路 8
6系統模擬與調試 8
7.結論 8
參考文獻 9
實驗作品附圖 10

數字鍾

摘要：
數字鍾是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鍾相比具有更高的准確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。
數字鍾從原理上講是一種典型的數字電路，其中包括了組合邏輯電路和時序電路。目前，數字鍾的功能越來越強，並且有多種專門的大規模集成電路可供選擇。
從有利於學習的角度考慮，這里主要介紹以中小規模集成電路設計數字鍾的方法。
經過了數字電路設計這門課程的系統學習，特別經過了關於組合邏輯電路與時序邏輯電路部分的學習，我們已經具備了設計小規模集成電路的能力，藉由本次設計的機會，充分將所學的知識運用到實際中去。
本次課程設計要求設計一個數字鍾，基本要求為數字鍾的時間周期為24小時，數字鍾顯示時、分、秒，數字鍾的時間基準一秒對應現實生活中的時鍾的一秒。供擴展的方面涉及到定時自動報警、按時自動打鈴、定時廣播、定時啟閉路燈等。因此，研究數字鍾及擴大其應用，有著非常現實的意義。
1 設計目的
1．掌握數字鍾的設計、組裝與調試方法。
2．熟悉集成元器件的選擇和集成電路晶元的邏輯功能及使用方法。
3．掌握麵包板結構及其接線方法
4．熟悉模擬軟體的使用。
2 設計要求及指標
2．1基本功能
1）時鍾顯示功能，能夠正確顯示「時」、「分」、「秒」。
2）具有快速校準時、分、秒的功能。
3）用555定時器與RC組成的多諧振盪器產生一個標准頻率（1Hz）的方波脈沖信號。
2．2擴展功能
1）用晶體振盪器產生一個標准頻率（1Hz）的脈沖信號。
2）具有整點報時的功能。
3）具有鬧鍾的功能。
4）……

3、方案論證與比較
本設計方案使用555多諧振盪器來產生1HZ的信號。通過改變相應的電阻電容值可使頻率微調，不必使用分頻器來對高頻信號進行分頻使電路繁復。雖然此振盪器沒有石英晶體穩定度和精確性高，由於設計方便，操作簡單，成為了設計時的首選，但是由於與實驗中使用的555晶元產生的脈沖相比較，利用晶振產生的脈沖信號更加的穩定，同過電壓表的測量能很好的觀察到這一點，同時在顯示上能夠更加接進預定的值，受外界環境的干擾較少，一定程度上優於使用555晶元產生信號方式。我們組依然同時設計了555和晶振兩個信號產生電路。（本實驗報告中著重按照原方案設計的555電路進行說明）
4、 系統設計框圖
數字式計時器一般由振盪器、分頻器、計數器、解碼器、顯示器等幾部分組成。在本設計中555振盪器及其相應外部電路組成標准秒信號發生器，由不同進制的計數器、解碼器和顯示器組成計時系統。秒信號送入計數器進行計數，把累計的結果以『時』、『分』、『秒』的數字顯示出來。『時』顯示由二十四進制計數器、解碼器、顯示器構成，『分』、『秒』顯示分別由六十進制計數器、解碼器、顯示器構成。其原理框圖如圖1.1所示。

5、電路原理分析

5.1數字鍾的構成
數字鍾實際上是一個對標准頻率(1HZ)進行計數的計數電路.由於計數的起始時間不可能與標准時間一致,故需要在電路上加一個校時電路,同時標準的1HZ時間信號必須做到准確穩定.在此使用555振盪器組成1Hz的信號。

數字鍾原理框圖（1.1）

5．1.1振盪器電路
555定時器組成的振盪器電路給數字鍾提供一個頻率為1Hz的方波信號。其中OUT為輸出。

5.1.2時間計數器電路
時間計數電路由秒個位和秒十位計數器,分個位和分十位計數器及時個位和時十位計數器電路構成,其中秒個位和秒十位計數器、分個位和分十位計數器為60進制計數器,而根據設計要求,時個位和時十位計數器為24進制計數器.

5.1.3分頻器電路
通常，數字鍾的晶體振盪器輸出頻率較高，為了得到1Hz的秒信號輸入，需要對振盪器的輸出信號進行分頻。
通常實現分頻器的電路是計數器電路，一般採用多級2進制計數器來實現。例如，將32768Hz的振盪信號分頻為1HZ的分頻倍數為32768（ ），即實現該分頻功能的計數器相當於15級2進制計數器。

5.1.4振盪器電路
利用555定時器組成的多諧振盪器接通電源後，電容C1被充電，當電壓上升到一定數值時裡面集成的三極體導通，然後通過電阻和三極體放電，不斷的充放電從而產生一定周期的脈沖，通過改變電路上器件的值可以微調脈沖周期。

5.1.5數字時鍾的計數顯示控制
在設計中，我們使用的是74**160十進制計數器，來實現計數的功能，實驗中主要用到了160的置數清零功能（特點：消耗一個時鍾脈沖），清零功能（特點：不耗時鍾脈沖），在上級160控制下級160時候通過組合電路（主要利用與非門）實現，在連接電路的時候要注意並且強調使能端的連接，其將影響到整一個電路的是否工作。

電路的控制原理如下：
秒鍾由個位向十位進位：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001實現個位的計數，採用的是置數的方式（利用RCO埠），當電路計數到1001的時候採用一個二輸入與非門接上級輸入的高位和低位輸出作為下級的信號，實現了秒區的個位和十位的顯示與控制。設計中注意到接的是一個與非門而不是與門，目標在產生一個時鍾脈沖。實現正確的顯示。
由秒區向分區的顯示控制：
基本原理同上，在秒區十位向時區個位顯示的時：0000—0001—0010—0011—0100—0101產生了六個脈沖的時候向下級輸出一個時鍾脈沖，利用的還是與非門，目標仍是實現正確的計時顯示。
分區的顯示及整體電路反饋清零：
當數值顯示達到：23：59的時候要實現清零的工作，採用CLR清零的方式反饋清零。具體設計接出控制端的9，5，3，2用十六進製表示後高電平對應引腳接與非，將非門輸出信號的值反饋給各個160晶元的清零端（CLR）既可以實現清零了。

5.2 校時功能的實現
當重新接通電源或走時出現誤差時都需要對時間進行校正.通常,校正時間的方法是:首先截斷正常的計數通路,然後再進行人工出觸發計數或將頻率較高的方波信號加到需要校正的計數單元的輸入端,校正好後,再轉入正常計時狀態即可.
根據要求,數字鍾應具有分校正功能,因此,應截斷分個位的直接計數通路,並採用正常計時信號與校正信號可以隨時切換的電路接入其中.
在實驗實現過程中使用的是通過開關（普通開關）來實現高低電平的切換，手動賦予需要的高低電平來實現脈沖的供給，將脈沖提供到所需要的輸入（CLK）埠，實現校時，模擬過程中能夠正常校時並且在校時的時候達到了預定的效果；而在我們進入實際電路連接的時候，利用開關（手控導線點觸實現）來實現校時再不像模擬那樣的精確了，原因分析是由於使用的是普通的開關同時利用的是手動的對CLK埠賦予脈沖信號，在實現手動生成脈沖信號的過程中產生了擾動，即相當於產生了多個的脈沖信號對需要的數碼管進行校時，如此，並沒有達到模擬的精確效果，但是在實驗中通過改進電路的校時方式，不是用手觸開關產生脈沖信號（如若需用手觸則需要使用一個鎖存器實現去抖動，才能夠在脈沖生成時候不產生干擾的脈沖，實現正常的校時），而是使用信號發生器實現信號的提供，對需要校時的數碼管在相對應的CLK埠提供脈沖信號實現校時，利用此方式實現校時則比手觸開關方式效果要好。

5.3 報時的實現
報時功能的實現原理較為簡單，即對所需要報時的輸出量進行控制，並對控制產生的信號作為LED顯示的信號源，電路連接中要注意到的是在實現LED顯示的時候最好連接上一個保護電阻對LED燈器到保護的作用。例如我們的校時時間是 23：59，0010—0011—0101—1001；利用相應的門電路實現滿足埠輸出是上述條件的時候進行報時即可。

6、系統模擬與調試

7、結論
學貴以致用，通過幾天的數字鍾設計過程，將從書本上學到的知識應用於實踐，學會了初步的電子電路模擬設計,雖然過程中遇到了一些困難，但是在解決這些問題的過程無疑也是對自己自身專業素質的一種提高。當最終調試成功的時候也是對自己的一種肯定。在當前金融危機大的社會背景下，能夠增加自身砝碼的不僅僅是一紙文憑證書，更為重要的是畢業生是否能夠適應社會大潮流的需要，契合企業的要求即又較硬的動手操作及設計能力。此次的設計作業不僅增強了自己在專業設計方面的信心，鼓舞了自己，更是一次興趣的培養，為自己以後的學習方向的明確了重點。
另外在這次實驗中我們遇到了不少的問題針對不同的問題我們採取不同的解決方法，最終一一解決設計中遇到的問題。還有在實驗設計中我們曾遇到多塊晶元以及數碼管損壞的情況造成了數字鍾的顯示沒有達到預期的效果，或是根本不顯示，通過錯誤排除最終確認是元件問題，並向老師咨詢跟換元件最終的到解決。在我們曾經遇到不懂的問題時，利用網上的資源，搜索查找得到需要的信息。

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