加法器電路圖

① 實驗五 組合邏輯電路的設計——加法器、比較器

來自電子科技大學中山學院（數電實驗）

基礎實驗

（1）利用7483設計4位以內的加法器，請給出實驗電路，並根據表5.4要求填寫輸出結果。

（2）給出7485實現4位二進制比較器的電路圖，分析其工作原理。

原理：當參加比較的2個4位二進制數A3-A0和B3-B0的高位不等時，比較結果就由高位確定，低位和級聯輸入的取值不起作用；高位相等時，比較結果由低位確定；當2個4位二進制數相等時，比較結果由級聯輸入決定。

提高實驗

（1）請設計一個電路，輸入8421BCD碼，輸出餘3碼。

提示：8421BCD碼的餘3碼為原碼加011。

（2）請設計一個電路，實現7-5=？的運算功能電路。

（3）有X Y Z三路信號輸入，請用7485設計一個電路，要求按如下情況輸出信號。
*當7485的輸入端輸入A>B  時輸出X信號；
*當7485的輸入端輸入A=B  時輸出Y信號；
*當7485的輸入端輸入A<B  時輸出Z信號。
 請給出電路設計方案，並說明原理。
提示：在輸出埠可添加3個與門與1個或門

實驗五詳情

② 什麼是全加器，全減器，半加器，半減器

1、全加器英語名稱為full-adder，是用門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進橘段位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。

2、全減器是兩個二進制的數進行減法運算時使用的一種運算單元，最簡單的全減器是採用本位結果和借位來顯圓模譽示，二進制中是借一當二，所以可以使用兩個輸出變數的高低電平變化來實現減法運算。同時，全減器可以採用74LS138三線—八線解碼器實現。

3、半加器電路是指對兩個輸入數據位相加，輸出一個結果位和進位，沒有進位輸入的加法器電路。是實現兩個一位二進制數的加法運算電路。

4、減法電路是基本集成運放電路的一種，減法電路可以由反相加法電路構成，也可以由差分電路構成。基本集成運放電路有加、減、積分和微分等四種運算。一般是由集成運放外加反饋網路所構成的運算電路來實現。

(2)加法器電路圖擴展閱讀：

半加器有兩個輸入和兩個輸出，輸入可以標識為A、B，輸出通常標識為求和（Sum）和進位（Carry）。輸入經異或（XOR）運算後即為S，經和（AND）運算後即為C。

半加器有兩個二進制的輸入，其將輸入的值相加，並輸出結果到和（Sum）和進位（Carry）。半加器雖能產生進位值，但半加器本身並不能處理進位值。

③ 求二，三，四位全加器在proteus上的模擬的電路圖解

要做多位加法器，就不能再用門電路了，那是很麻煩的。可以用四位集電加法器74LS283來做就方便了。下面的模擬圖的輸出和用了數碼管來顯 示的，如果你不需要就不用畫了。

四位加法器模擬圖

④ 設計一位全加器，要求寫出真值表，邏輯表達式，畫出邏輯圖

一位全加器(FA)的邏輯表達式為：S＝A⊕B⊕Cin，Co＝AB＋BCin＋ACin，其中A，B為要相加的數，Cin為進位輸入，S為和，Co是進位輸出。

如果要實現多位加法可以進行級聯，就是串起來使用，比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法，

如果將全加器的輸入置換成A和B的組合函數Xi和Y（S0…S3控制）,然後再將X,Y和進位數通過全加器進行全加，就是ALU的邏輯結構結構。即 X＝f（A，B)，Y＝f（A，B），不同的控制參數可以得到不同的組合函數，因而能夠實現多種算術運算和邏輯運算。

(4)加法器電路圖擴展閱讀：

全加器使用注意事項：

1、從半加器的真值表、電路圖可以看出，半加器只能對單個二進制數進行加法操作，只有兩個輸入，無法接受低位的進位。

2、假設超前進位加法器中的每個門時延是t，對於4位加法，最多經過4t的時延，而且，即使增加更多的位數，其時延也是4t。

3、對比串列進位加法器和超前進位加法器，前者線路簡單，時延與參與計算的二進制串長度成正比，而後者則是線路復雜，時延是固定值。通常對於32的二進制串，可以對其進行分組，每8位一組，組內加法用超前進位加法器，組間進位則用串列進位。採用這種折中方法，既保證了效率，又降低了內部線路復雜度

⑤ 用74LS192構成十進制加法計數器

主要是用74LS283晶元和74LS86晶元通過撥碼開關來控制高低電平作為二進制的0和1，用普通led燈來展現高低電平狀態，高電平則燈亮，低電平則燈滅，通過2位的撥碼開關來實現加法器和減法器的轉換，經過兩組晶元後電流通過led，led燈亮，則表示為1，如果燈滅，則表示為0。

另外設計一個電源電路，將9v的交流電壓降到5v,再輸入到加法器、減法器電路，能夠實現8位的二進制相加或則相減，結果的范圍應該在00000000到111111110之間，八位二進制數換算成三位十進制數最大為255。

(5)加法器電路圖擴展閱讀

設計原理圖時，在原理圖元器件的放置就要好好安排位置，以免太過雜亂，不好復查，同時，在選擇元器件的時候要注意所包含的封裝是否是插孔式，因為有的封裝是貼片式的，以免選錯，造成不必要的麻煩。

在做原理圖的時候有一些小技巧，如果像每樣相同的元器件很多，比如電阻，可以雙擊元器件然後摁TAB鍵，改變元器件名稱和序號，這樣就可以一次性得到相同型號的元器件，不用一個個點，做原理圖時元器件的型號要標好，方便自己檢查和焊元器件時pcb和原理圖進行對應，從原理圖庫中有差不多的元器件的時候可以觀察它們封裝的特點，看哪一個封裝比較適合自己，同時看封裝大小是否合適。

⑥ 使用一個4位二進制全加器，設計將8421碼轉換成餘三碼的電路，畫出設計的電路圖（用的是74283）

A1、A2、A3、A4接輸入A、B、C、D，B3、B2、CI接地，B1、B0接高電平，輸出CO懸空，S3、S2、S1、S0就是輸回出Y3、Y2、Y1、Y0。就可以將輸答入的四位BCD碼轉化成餘三碼。

根據餘3碼的定義可知，餘3碼是由8421碼加3後形成的代碼。所以用4位二進制並行加法器實現8421碼到餘3碼的轉換，只需從4位二進制並行加法器的輸入端A4、A3、A2和A1輸入8421碼；

從輸入端B4、B3、B2和B1輸入二進制數0011，進位輸入端C0接上「0」，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應的餘3碼。

(6)加法器電路圖擴展閱讀：

規律：個位上的數字的次數是0，十位上的數字的次數是1，......，依次遞增，而十分位的數字的次數是-1，百分位上數字的次數是-2，......，依次遞減。

二進位計數制的四則運算規則十分簡單。而且四則運算最後都可歸結為加法運算和移位，這樣，電子計算機中的運算器線路也變得十分簡單了。不僅如此，線路簡化了，速度也就可以提高。這也是十進位計數制所不能相比的。

⑦ 用74ls138設計一個全加器電路求電路圖

首先得弄清楚全加器的原理，你這里說的應該是設計1位的全加器。
全加器有3個輸入端：a,b,ci；有2個輸出端：s,co.
與3-8解碼器比較，3-8解碼器有3個數據輸入端：A,B,C；3個使能端；8個輸出端，OUT(0-7)。
這里可以把3-8解碼器的3個數據輸入端當做全加器的3個輸入端，即3-8解碼器的輸入A、B、C分別對應全加器的輸入a,b,ci；將3-8解碼器的3個使能端都置為有效電平，保持正常工作；這里關鍵的就是處理3-8解碼的8個輸出端與全加器的2個輸出的關系。
現在寫出全加器和3-8解碼器的綜合真值表：
（A/a,B/b,C/ci為全加器和解碼器的輸入，OUT為解碼器的輸出（0-7），s為加法器的和，co為加法器的進位輸出）PS:假定解碼器的輸出為高電平有效。
A/a B/b C/ci OUT s co
0 0 0 0 0 0
0 0 1 1 1 0
0 1 0 2 1 0
0 1 1 3 0 1
1 0 0 4 1 0
1 0 1 5 0 1
1 1 0 6 0 1
1 1 1 7 1 1
根據上面的真值表，可以設計出電路圖：
將3-8解碼器的輸出OUT(1、2、4、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的和；將3-8解碼器的輸出OUT(3、5、6、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的進位輸出。即完成了加法器的設計。
回過頭來分析：
當加法器的輸入分別為：a=1,b=0,ci=1時，對應3-8解碼器的輸入為A=1,B=0,C=1，這是解碼器對應的輸出為OUT(5)=1,其餘的為0，根據上面設計的連接關系，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設計全加器的設計正確。

⑧ 畫出全加器邏輯圖並給出進位公式

二進制全加器

用於門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。提供與非門的是74LS86，有4個與非門。

加法器由一個加法位和一個進位位組成。 進位位可以通過與門實現。 加法位需要通過或門和與非門組建的異或門（需要與門將兩個邏輯門連接）實現。

將加法位和進位位連接，實現加法位輸出和進位位輸出。 通過以上幾步就已近組建好了一個半加器。 將兩個半加器和一個或門連接就組建成了一個全加器（二進制加法器）。

若想實現更多位數需要將跟多的全加器連接，一個全加器是二位，八個全加器連接就是八位，同樣n個相連就是n位。

參考資料來源：網路-全加器

⑨ 設計一個加法器

一、半加器
半加器是用於計算2個一個bit的二進制數a與b的和，輸出結果是sum（s）和進位carry（c）。在多bit數的計算中，進位c將作為下一相鄰bit的加法運算中。單個半加器的計算結果是2c+s。 真值表：
邏輯表達式：
Verilog描述為：
mole half_adder(
input a,
input b,
output c,
output s
);
assign c = a&b;
assign s = a^b;
endmole
電路圖如下：
二、全加器
全加器不同於半加器是，全加器帶有進位cin。輸入為a，b，cin，輸出為sum（s），進位carry（c），均是單bit信號。 s為a、b、cin三個單bit數的和，cout為a，b，cin三個數超過2後的進位。 真值表
邏輯表達式：
verilog描述：
mole full_add(
input a,
input b,
input cin,
output cout,
output s
);
assign s = a^b^cin;
assign cout = a&b | (cin & (a^b));
endmole
電路圖：
表示符號：
三、行波進位加法器
N-bit加法器可以根據1-bit全加器組合而成。每個全加器的輸出進位cout作為下一個全加器的輸入進位cin，這種加法器稱為行波進位加法器（Ripple-carry addr，簡稱RCA），如一個16bit加法器的結構如下所示，其中A、B為16bit的加數，S為A+B的和，c16為該加法器的輸出：
由上圖所知可以得到進位c16的結果依賴於c15,c14,c13,…c2,c1,c0，對於32bit，64bit等加法器，進位鏈將顯得更加長。所以，行波進位加法器設計簡單，只需要級聯全加器即可，但它的缺點在於超長的進位鏈，限制了加法器的性能。
mole rca #(width=16)(
input [width-1:0] A,
input [width-1:0] B,
output [width-1:0] sum,
output cout
);
wire [width:0] temp;
assign temp[0] = 0;

genvar i;
for(i=0;i<width;i=i

⑩ 減法運算電路和反相減法的區別

加法器是產生數的和的裝置。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。
減畢沒宴法電路是基本集成運放電路的一種，減法電路可以由反相加法電路構成，也可以由差分電路構成。基本集成運放電路有加、減、積分和微分等四種運算。一般是由集成運放外加反饋網路所構成的運算電路來實現。
1、加法器
加法器分為同相加法器和反相加法器。
a）同相加法器電路圖如下所示：

其輸出電壓的計算公式：

b）反相加法器電路圖如下所示：

其察此輸出電壓的計算公式：
手銀
2、減法器
減法器有兩種：一種是先對輸入信號實現反相，然後再做加法運算；另一種是直接利用差分電路實現
a）輸入信號實現反相實現減法器

b）差分電路實現減法器

其計算輸出電壓的公式如下：

反相加法器與同相加法器
在電子學中，加法器是一種數位電路，其可進行數字的加法計算。同相加法器輸入阻抗高，輸出阻抗低，反相加法器輸入阻抗低，輸出阻抗高。當選用同相加法器時，如A輸入信號時，因為是同相加法器，輸入阻抗高，這樣信號不太容易流入加法器，反而更容易流入B端，而影響到B端的正常使用;同樣，如B輸入信號時，容易流入A端，而影響到A端的正常使用。
這就是為什麼對於加法器的使用，大家都選擇反相加法器而不是同相加法器的原因。