二層電路設計

Ⅰ 如何設計電路

進行電路設計的步驟：

1、要掌握基礎的電子電路理論手哪，最基礎的書要看，比如：《模擬電子電路》、《數字電子電路》。

2、然後就是多積累一些滾陪基礎的電路，以後設計大型的電路系統就會像搭積木一樣，非常簡單。

可以參考這篇文章《設計手勢控制的LED燈：掌握基礎電路後，設計電路就是搭積木》。

這篇文章可以給你靈感和啟發。

3、開始使用一款EDA軟體，比如AltiumDesigner，照著成熟的電路做一遍下來，從原理圖到大薯蠢PCB，最終做出實物。

Ⅱ 二級放大電路的設計

1、二級放大好說，只要前後級放大倍數相乘達到要求就好，不過要注意專輸入信號在放大1000倍後要比屬電源電壓小
2、設計濾波器，先找個二階有源低通濾波器的例子，在查找計算公式唄，
一般這些都有例子和計算方式
模擬就不用說了吧，既然你們老師叫你做，應該會用吧

Ⅲ 農村3層樓房怎麼設計和安裝電路

推薦抄一本書《房屋的電路設計襲與安裝》

電路設計有強電線路和弱電線路兩大系統，強電是指照明、採暖、製冷等用電線路，弱電是指電話、電視、音響、寬頻網路等訊號線路。
強電線路設計。照明的分組，插座開關的分配，都要周到細致地設計，以免客戶投入使用後發現缺憾。而空調的單獨設置線路，則是從安全用電出發。除使用空調採暖外，使用壁爐採暖和使用地板電熱採暖也正在興起。別墅、復式由於有不同的樓層，可以設計雙迴路在兩個不同的地方控制同一盞燈的開、關。電鈴已經退出了強電線路設計范疇，這是因為業主或是採用以干電池為能源的電子門鈴，或是採用帶有電子門鈴的防盜門。現在倡導節約型社會，可以給常處於待機狀態的冰箱、電視機、VCD之類的家用電器的插座隨手安裝一個開關，以免插頭拔進拔出的麻煩。衛生間的插座開關，要有防止水濺的功能。

Ⅳ 民房電路：佔地120坪的二層樓民房，怎麼設計迴路布線

看起來你蠻專業的，派滑雹不知道你為什麼想一樓，二樓的照明都是單獨走嘞，那樣浪費線，1一樓客廳四平方的電源插座，燈線用1.5夠了。2.一樓卧室電源插座可以用2.5的因為卧室沒有什麼大功率的電器。分不分都開可以的，其實照明用電小都可塵帆以和插座放在一組的。3空調一般都選6平方的。每個空調各走一組。4衛生間有熱水器都是用6---4平方的，首選6平方的。每個衛生間都是單獨的，5廚房用4平方的肯定有點小，建議用6平方，電器太多了，還有電讓大磁爐呢。二樓都不用說了吧，同上。

Ⅳ 如何學習pcb設計，pcb設計流程及規則是什麼啊

PCB布線
在PCB設計中，布線是完成產品設計的重要步驟，可以說前面的准備工作都是為它而做的， 在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單面布線、 雙面布線及多層布線。布線的方式也有兩種：自動布線及互動式布線，在自動布線之前， 可以用互動式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行， 以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。
自動布線的布通率，依賴於良好的布局，布線規則可以預先設定， 包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布經線，快速地把短線連通， 然後進行迷宮式布線，先把要布的連線進行全局的布線路徑優化，它可以根據需要斷開已布的線。 並試著重新再布線，以改進總體效果。
對目前高密度的PCB設計已感覺到貫通孔不太適應了， 它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用， 還省出許多布線通道使布線過程完成得更加方便，更加流暢，更為完善，PCB 板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會， 才能得到其中的真諦。
1 電源、地線的處理
既使在整個PCB板中的布線完成得都很好，但由於電源、 地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、 地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。
對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因， 現只對降低式抑制噪音作以表述：
（1）、眾所周知的是在電源、地線之間加上去耦電容。
（2）、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線＞電源線＞信號線，通常信號線寬為：0.2～0.3mm,最經細寬度可達0.05～0.07mm,電源線為1.2～2.5 mm
對數字電路的PCB可用寬的地導線組成一個迴路, 即構成一個地網來使用(模擬電路的地不能這樣使用)
（3）、用大面積銅層作地線用,在印製板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各佔用一層。
2 數字電路與模擬電路的共地處理
現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。
數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的介面處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上沖旦不共地的，這由系統設計來決定。
3 信號線布在電（地）層上
在多層印製板布線時，由於在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。
4 大散漏擾面積導體中連接腿的處理
在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：①焊接需要大功率加熱器。②容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。
5 布線中網路系統的作用
在許多CAD系統中，布線是依據網路系統決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤佔用的或被安裝孔、定們孔所佔用的等。網格過疏，通路太少對布通率的影響極大。所以搜旦要有一個疏密合理的網格系統來支持布線的進行。
標准元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格系統的基礎一般就定為0.1英寸(2.54 mm)或小於0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。
6 設計規則檢查（DRC）
布線設計完成後，需認真檢查布線設計是否符合設計者所制定的規則，同時也需確認所制定的規則是否符合印製板生產工藝的需求，一般檢查有如下幾個方面：
（1）、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。
（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。
（3）、對於關鍵的信號線是否採取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。
（4）、模擬電路和數字電路部分，是否有各自獨立的地線。
（5）後加在PCB中的圖形（如圖標、注標）是否會造成信號短路。
（6）對一些不理想的線形進行修改。
（7）、在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字元標志是否壓在器件焊盤上，以免影響電裝質量。
（8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。
第二篇 PCB布局
在設計中，布局是一個重要的環節。布局結果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是PCB設計成功的第一步。
布局的方式分兩種，一種是互動式布局，另一種是自動布局，一般是在自動布局的基礎上用互動式布局進行調整，在布局時還可根據走線的情況對門電路進行再分配，將兩個門電路進行交換，使其成為便於布線的最佳布局。在布局完成後，還可對設計文件及有關信息進行返回標注於原理圖，使得PCB板中的有關信息與原理圖相一致，以便在今後的建檔、更改設計能同步起來, 同時對模擬的有關信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。
--考慮整體美觀
一個產品的成功與否，一是要注重內在質量，二是兼顧整體的美觀，兩者都較完美才能認為該產品是成功的。
在一個PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉。
--布局的檢查
印製板尺寸是否與加工圖紙尺寸相符？能否符合PCB製造工藝要求？有無定位標記？
元件在二維、三維空間上有無沖突？
元件布局是否疏密有序，排列整齊？是否全部布完？
需經常更換的元件能否方便的更換？插件板插入設備是否方便？
熱敏元件與發熱元件之間是否有適當的距離？
調整可調元件是否方便？
在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？
信號流程是否順暢且互連最短？
插頭、插座等與機械設計是否矛盾？
線路的干擾問題是否有所考慮？
第三篇 高速PCB設計
（一）、電子系統設計所面臨的挑戰
隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，匯流排的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鍾頻率超過50MHz，將近20% 的設計主頻超過120MHz。
當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鍾達到120MHz時，除非使用高速電路設計知識，否則基於傳統方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統設計師必須採取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。
（二）、什麼是高速電路
通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經佔到了整個電子系統一定的份量（比如說1／3），就稱為高速電路。
實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大於1/2數字信號驅動端的上升時間，則認為此類信號是高速信號並產生傳輸線效應。
信號的傳遞發生在信號狀態改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小於1/2的上升或下降時間，那麼來自接收端的反射信號將在信號改變狀態之前到達驅動端。反之，反射信號將在信號改變狀態之後到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態。
（三）、高速信號的確定
上面我們定義了傳輸線效應發生的前提條件，但是如何得知線延時是否大於1/2驅動端的信號上升時間？ 一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系。
PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs晶元，則最大布線長度為7.62mm。
設Tr 為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問題區域。對於落在不確定區域及問題區域的信號，應該使用高速布線方法。
（四）、什麼是傳輸線
PCB板上的走線可等效為下圖所示的串聯和並聯的電容、電阻和電感結構。串聯電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，並聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之後，連線上的最終阻抗稱為特徵阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數越高，特徵阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那麼輸出的電流信號和信號最終的穩定狀態將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發射端並再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。這種效應被稱為振盪，信號的振盪在信號的上升沿和下降沿經常可以看到。
（五）、傳輸線效應
基於上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。
• 反射信號Reflected signals
• 延時和時序錯誤Delay & Timing errors
• 多次跨越邏輯電平門限錯誤False Switching
• 過沖與下沖Overshoot/Undershoot
• 串擾Inced Noise (or crosstalk)
• 電磁輻射EMI radiation
5.1 反射信號
如果一根走線沒有被正確終結(終端匹配)，那麼來自於驅動端的信號脈沖在接收端被反射，從而引發不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對雜訊的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統的失敗。
反射信號產生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。
5.2 延時和時序錯誤
信號延時和時序錯誤表現為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。
通常在有多個接收端時會出現問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產生的原因：驅動過載，走線過長。
5.3 多次跨越邏輯電平門限錯誤
信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振盪的一種特殊的形式，即信號的振盪發生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產生的原因：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。
5.4 過沖與下沖
過沖與下沖來源於走線過長或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極體保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。
5.5 串擾
串擾表現為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。
信號線距離地線越近，線間距越大，產生的串擾信號越小。非同步信號和時鍾信號更容易產生串擾。因此解串擾的方法是移開發生串擾的信號或屏蔽被嚴重干擾的信號。
5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現為當數字系統加電運行時，會對周圍環境輻射電磁波，從而干擾周圍環境中電子設備的正常工作。它產生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI模擬的軟體工具，但EMI模擬器都很昂貴，模擬參數和邊界條件設置又很困難，這將直接影響模擬結果的准確性和實用性。最通常的做法是將控制EMI的各項設計規則應用在設計的每一環節，實現在設計各環節上的規則驅動和控制。
（六）、避免傳輸線效應的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。
6.1 嚴格控制關鍵網線的走線長度
如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題。現在普遍使用的很高時鍾頻率的快速集成電路晶元更是存在這樣的問題。解決這個問題有一些基本原則：如果採用CMOS或TTL電路進行設計，工作頻率小於10MHz，布線長度應不大於7英寸。工作頻率在50MHz布線長度應不大於1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對於GaAs晶元最大的布線長度應為0.3英寸。如果超過這個標准，就存在傳輸線的問題。
6.2 合理規劃走線的拓撲結構
解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主幹走線上的分支走線所扭曲。通常情形下，PCB走線採用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
對於菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用串聯電阻來改變信號特性，串聯電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.
例如，高速TTL電路中的分支端長度應小於1.5英寸。這種拓撲結構佔用的布線空間較小並可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。
星形拓撲結構可以有效的避免時鍾信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。採用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特徵阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特徵阻抗值和終端匹配電阻值。
在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用於信號工作比較穩定的情況。這種方式最適合於對時鍾線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。
串聯電阻匹配終端不會產生額外的功率消耗，但會減慢信號的傳輸。這種方式用於時間延遲影響不大的匯流排驅動電路。 串聯電阻匹配終端的優勢還在於可以減少板上器件的使用數量和連線密度。
最後一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優點是不會拉低信號，並且可以很好的避免雜訊。典型的用於TTL輸入信號(ACT, HCT, FAST)。
此外，對於終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。
垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。
6.3 抑止電磁干擾的方法
很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計採用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可採用"表面積層"技術"Build-up"設計製做PCB來實現。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用於貫穿這些層的微孔的組合來實現 ，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流迴路，縮小的分支走線長度，而電磁輻射近似正比於電流迴路的面積；同時小體積特徵意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流迴路減小，提高電磁兼容特性。
6.4 其它可採用技術
為減小集成電路晶元電源上的電壓瞬時過沖，應該為集成電路晶元添加去耦電容。這可以有效去除電源上的毛刺的影響並減少在印製板上的電源環路的輻射。
當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什麼有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。
如果沒有電源層，那麼長的電源連線會在信號和迴路間形成環路，成為輻射源和易感應電路。
走線構成一個不穿過同一網線或其它走線的環路的情況稱為開環。如果環路穿過同一網線其它走線則構成閉環。兩種情況都會形成天線效應(線天線和環形天線)。天線對外產生EMI輻射，同時自身也是敏感電路。閉環是一個必須考慮的問題，因為它產生的輻射與閉環面積近似成正比。
結束語
高速電路設計是一個非常復雜的設計過程，ZUKEN公司的高速電路布線演算法(Route Editor)和EMC/EMI分析軟體(INCASES,Hot-Stage)應用於分析和發現問題。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。高速PCB設計手段的採用構成了設計過程的可控性，只有可控的，才是可靠的，也才能是成功的！

Ⅵ 自建房電路改造。求教各位。懂行的看過來

1、水改走頂不走地，左熱右涼，上熱下冷，冷熱管不能交叉使用；出水口須水平；管路鋪設需橫平堅直，布局走向要安全合理。

2、水路施工前要先彈線定位開線槽，水管要用統一的材料。水管熱熔要嚴密，排水管鋪設要有斜度，介面處的膠水要塗均勻嚴密。

3、如果房屋的強電電管是PVC管，二次水電改造時宜採用PVC管，不宜採用JDG管，否則很難實現整體接地連接。如果房屋的強電電管本身就是JDG管，則兩種管材均可使用。

電路：

1、弱電宜採用屏蔽線纜，二次裝修線路布置要重新開槽布線，大多強弱電只能從地面走管，而且強弱電管交叉、近距離並行等情況很常見。如果弱電採用非屏蔽線纜，可能會造成信號干擾。

2、電路走線設計原則把握「兩端間最短距離走線」原則，不故意繞線，保持線路的平直。線管穿線時，需採用活線的施工工藝，保持相對程度上的靈活，以便後期維修的便利。電源線暗埋在牆體內時，必須穿線管保護。

3、電線管口應平整無毛刺，導線在管內不能有接頭和扭結，線管彎曲不能有褶皺，穿入配管導線的接頭應設在接線盒內。同一室內的電源、電話、電視等插座面板應在同一水平標高上，高差應小於5毫米。

4、電線鋪設時可能出現長度不夠，需要進行接線的情況，那麼一定要轉換電線，或者對電線做搪錫處理。開槽時，線槽的位置距牆不小於20-30cm，槽深為2cm ，牆面上橫向開槽不能超過2m，應遵循橫平豎直原則，轉角處45度處理，以免損傷線管。

5、強電穿線時，需確保線管內的空間，一般16管不能超過3根線，20管不能超過5根線，接頭位置要纏繞5-8圈並做燙錫處理。16管單管單線，與強電分開走，不能同槽同管，相交處要纏上錫箔紙與強電進行隔開。

6、衛生間插座應設為防濺型，並且有保護套。開關插座的距離需控制好，電源插座距地面一般為30厘米，開關距地面一般為1.4米，如果有特殊需求，則按特殊情況處理。

7、電線管、熱水管、煤氣管相互間應保持一定距離，不得緊靠。煤氣管必須走明管，不能封死，如需移管必須由燃氣公司進行操作。

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明夏侯雲4l

好文！一鍵三連送給作者支持下～

03-26 20:19

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6

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Ⅶ 什麼是層次電路圖

層次電路圖是電路設計中的一種，層次原理圖主要包括兩大部分：主電路圖和子電路圖。其中主電路圖與子電路圖的關系是父電路與子電路的關系，在子電路圖中仍可包含下一級子電路。

層次原理圖的設計方法一般採用自頂向下的層次原理圖設計方法。思路是，先設計主電路圖，再根據主電路圖設計子電路圖。這些主電路和子電路文件都要保存在一個專門的文件夾中。

(7)二層電路設計擴展閱讀：

對於smt電路板設計者來說，如果要設計一個簡單的pcb板，用單張原理圖就可以進行繪制，而針對大規模的pcb板的設計則需要採用層次電路設計。

層次原理圖設計有兩種實現途徑：自頂而下和自底而上。自頂向下的設計方法要求用戶在繪制原理圖之前就對系統有一個比較深人的了解，而自底向上的方法適用於對整個設計不是很熟悉的用戶。

Ⅷ 12雙層電路板設計要點上下層信號走線如何處理數字信號與模擬信

1. 簡介

要想了解在使用分困如辨率等於或高於 12 位 ADC 時可能發生的問題,需要確定 ADC 能夠處理多小的電壓值。電壓范圍為 2 V 的 8 位 ADC 能夠檢測最小電壓值為 2 V/256 = 0.008 V,即 8 mV 左右。盡管 8 mV 看上去比較小,讓我們把這個值和更高解析度的 ADC 進行比較,表 1 顯示了對具有輸入范圍為±1 V 和解析度為 8 到 20 位的各 ADC 進行的比較。

表 1. ADC 解析度

當解析度為 20 位時,ADC 能夠處理最小為 2 μV 的電壓。稍微提高增益,您可以處理低於 1 μV 的電壓。另外,包含窄輸入范圍(高 ADC 增益)的低解析度 ADC 系統也可以處理微伏范圍的電壓值。

使用低解析度ADC時,1 mV以下的偏移和雜訊源是無意義的。但使用12位到20位ADC時,該值將起著重要作用。 未習慣於敏感模擬電路的設計師會容易忽略這些偏差。目前的電子產品越來越小,因此單是較小的電路板幾何形狀就能引起許多問題。

2. 走線電阻確實很重要

當 PCB 縮小時隱尺鍵,走線寬度會更窄,距離更加接近。目前的電子產品中走線寬度和走線之間的間隙一般不超過 6 密耳(0.006 英寸)。即使您指定了大小為 6 密耳的走線,仍可以通過過度蝕刻輕松地使該值降至 4 或 5 密耳。 那麼,為什麼我們需要留意走線灶巧變小的現象?當走線變窄時,走線電阻會增加。公式 1 提供了計算走線電阻的標准公式:

公式1

PCB 上走線的厚度為 1 盎司銅,長度為 1 英寸,寬度為 8 密耳,其電阻將為 0.062 歐姆。表 2 顯示的是針對若干走線長度和寬度計算得出的阻抗值。

表2 走線電阻

如表 2 中所示,所有的阻抗都大大低於 1 歐姆。這看上去對電路影響並沒有那麼大,但具體情況取決於該走線在電路 板上的位置。如果是高阻抗放大器輸入的走線,就沒問題,但在其他情況下,就會產生影響。再次使用該表並為每個走 線組合通過 5 mA 的電流。雖然 5 mA 的電流不大,並且走線電阻不到 1 Ω,但在使用高解析度的 ADC 時,組合偏移 會變得十分顯著,如表 3 所示。

表 3. 走線電壓偏移

在該表裡,如果流入走線(其寬度為 6 密耳,長度為 2 英寸)的電流為 5 mA,則電壓將為 820 μV,即 0.82 mV 左 右。在表 1 中,請注意,在系統採用的 ADC 解析度低於 12 位時,該電壓並不顯著。綠色顯示的單元是至少影響到 16 位 ADC 半個最低有效位的條件。黃色顯示的單元表示在使用 12 位或更高 ADC 時導致相同偏差的條件。這時,假設 12 位和 16 位 ADC 的輸入范圍為 2 伏特(+/- 1 伏特)。

一個示例應用(其中該偏移大小引起顯著偏差)是使用熱電偶來測量溫度。如果使用 K 型熱電偶,輸出電壓將為 40 μV/°C左右。那麼,410 μV偏移相當於超過10°C的偏差。如果相同走線被過度蝕刻,使其寬度降至4密耳,偏差 將增加 50%。通過該示例,可以看到評估信號路徑中的每個 PCB 走線的重要性。雖然 12 位 ADC 不是最壞情況,但如 果 ADC 前面增加 16 倍的增益,相應的電壓解析度等價於 16 位 ADC。

3. 共享返迴路徑

設計帶有混合信號或高精度 ADC 的電路板時, 需要識別電流在 PCB 中的具體位置。走線上幾毫 安(mA)的電流就能造成嚴重的問題。

當數字器件或高電流模擬器件共享敏感模擬信號的 返迴路徑時,走線電阻就會對電路產生影響。此情 況下,高電流的單位不再是安培(A),而是毫安 (mA)。在前一示例中,熱電偶與 5 mA 負載共 享一個返迴路徑。即使將該負載降至 0.5 mA,偏 差仍然為 1 °C。因此,幾百 μA 的電流影響也比較大。

圖 1 顯示的是一個示例,其中模擬接地和數字接 地共享一個返回電流路徑,感測器和 LED 共享另 一個返回電流路徑。這兩個共享路徑可能會導致系 統偏移或增益偏差問題。

圖 1. 信號返迴路徑的阻抗

當本示例中的 ADC 測量感測器的輸出電壓時,它 也會測量走線電阻上的電壓。共同接地處與感測器 電流和 LED 電流合並的位置之間的走線長度越 大,可能發生的電壓偏移越嚴重。該偏差的嚴重性 取決於系統所需的准確度、感測器的電壓增益以及 偏移偏差電壓的大小。圖 2 顯示的是 PCB 布局的 一個示例。

圖 2. 共享返迴路徑的示例布局

模擬地(VSSA)和您正在測量的所有信號一樣, 起著重要作用。PSoC 的 VSSA 引腳與系統地處之 間的走線長度及其阻抗必須盡可能小。即使幾百 微安(μA)的電流分量共享該路徑,當測量幾個 毫伏的信號時,也會導致許多問題。使用單端測量 時,這里的偏移可以被視為測量偏移。在圖 3 中,LED 的電流與供電電流共享一個路徑,但傳 感器使用它自己的路徑。內部帶隙參考電路也被連 接到 VSSA。因與 LED 共享返迴路徑而消耗的任何 電壓都會使 ADC 參考電壓產生波動,電壓下降的 大小為 I*R。參考電壓和 VSSA 之間的偏移會導致 ADC 增益偏差。

圖 3. 模擬接地路徑的電流

為數字接地(VSSD)、模擬接地(VSSA)、感測 器和 LED 提供單獨的接地路徑後,將沒有共享返 迴路徑(參考圖 4)。該感測器、ADC 和參考電 路都被連接到同一個模擬接地,因此 LED 中的電 流變化幾乎不會對感測器的輸出產生任何影響。另 外還要注意,在該圖中,感測器和 VSSA 在同一個 位置上與模擬接地相連。該接地連接的地理位置可 以是一個點,或者是極低的阻抗層。

圖 4. 良好的接地連接

通過將差分 ADC 連接到感測器,可以消除感測器 返回和高電流共享一個路徑時導致的共模電壓偏 移;請參看圖 1。普通電壓是指感測器 Vss 和感測 器輸出的普通偏移。然而,該感測器的差分連接不 能降低 VSSA 共享接地路徑時產生的偏差 (圖 3)。請參看圖 5。

圖 5. 差分 ADC 和單獨返迴路徑

圖 6 顯示的是一個改進路由的示例,包括單獨的 返迴路徑、單獨的模擬和數字電源,以及感測器的 差分連接。

圖 6. 單獨返迴路徑的示例布局

3.1 要謹慎考慮潛在的問題

當感測器共享返迴路徑或調制負載(如 PWM 驅動 的 LED)共享 VSSA 引腳時,可能不會立即發現偏 差。如果調試負載與 ADC 完全同步,生成的偏差可 能大,也可能小。如果同步化過程中沒有產生任何 可測量的偏差,那麼,開始開發和測試時,不會發 現任何問題。但如果在這種情況下修改了 ADC 采樣 率或 PWM 頻率,偏差或雜訊將發生明顯的變化。 這樣的變化難以測試,因為在許多應用程序中,負 載調制會根據不同的環境或軟體而有所變化。因 此,一個電路板設計有時候能夠正常運行,有時候 則無法工作。因此,即使設計能夠正常工作,仍然 需要遵循良好的設計規則。

4. 模擬和數字信號的布線

理想情況下,模擬和數字信號將位於電路板的對立 側上,但這種情況一般不會發生。許多設計都要求 模擬和數字信號位於同一個區域內。遺憾的是,在 一個區域內同時運行較高阻抗的模擬信號和數字信 號可能引起意外串擾,該串擾給模擬信號帶來過大 雜訊。

串擾是什麼?

串擾指的是沒有直接相連時,一個信號對另一個信 號產生影響的現象。具有快速上升和下降時間的數 字信號對高阻抗的模擬信號路徑產生影響是最常見 的串擾現象。數字信號同樣受串擾的影響。高速數 字信號容易影響到其他數字信號。各信號之間的串 擾類型為:傳導、容性或者感性。在所有情況下, 通過加大各信號之間的距離並縮短它們之間並行的 長度,可以減少信號串擾。

傳導串擾的影響一般不大。只有各信號的阻抗過高 (超過 10 MΩ)時,這種串擾才會造成問題。當 PCB 上出現泥土、油、鹽或其他液體異物,增大了 各走線之間的 PCB 材料的導電性時,通常會發生高 傳導串擾情況。阻抗下降所導致的串擾會對電路操 作產生不利影響。在某些情況下, 焊接掩模可以保 護 PCB。但始終會有裸露區,如 PCB 上器件焊接 的位置。如果在使用產品的環境中發現這些材料, 必須採用各種措施使 PCB 與這些材料隔離。如果不能使 PCB 與異物隔離,可以在 PCB 上使用外部塗料,但該方法會增加費用。

當一個走線位於其他層中另一個走線的正上方時, 將發生容性耦合。銅線之間形成一個電容。這些銅 線重疊部分越多,它們耦合形成的電容越高。通過 減少各信號之間的重疊區降低該電容,從而減少耦 合。在某些情況下,特別是在雙層電路板上,幾乎 不能消除敏感模擬信號與快速數字信號交叉的情 況。這時,這些信號需要以 90 o 的角度交叉,以盡 量減少它們之間形成的電容。

如果使用兩層以上的多層電路板,請保證兩個相交信號之間存在電源層,以盡可能減少耦合。請注 意,圖 7 中的電容在兩個走線之間形成,它與重疊區成正比。

圖 7. 並行走線的容性耦合

如果使用多層電路板,請確保模擬和數字走線以 90° 的角度相交。這樣可大大減少重疊區,從而降低各 信號之間的容性耦合。圖 8 顯示的是一個示例。

圖 8. 垂直走線的容性耦合

圖 9 顯示的是 PCB 布局的一個示例,其中模擬走線 (紅色)必須與數字走線(藍色)交叉。請注意, 模擬和數字走線之間為 90°。

圖 9. 數字走線以 90o 與模擬走線交叉

在同一層或相鄰層上運行的各條走線可能被磁耦 合。該情況被稱為感性耦合。

感性耦合由三個機械 特性引起。這些特性為:各走線之間的分離、兩個 並行走線之間的距離、走線和其最接近電源層的距 離。各信號之間的距離以及各信號和接地層之間的 距離都是影響最大的因素,如公式 2 和圖 10 所示。

公式2

圖 10. 感性耦合的空間

正如您能夠發現,走線和接地層之間的距離(即為 高度)是一個重要因素。通過縮短該距離,可能以 高度平方的數值降低串擾。如果需要運行相鄰的數 字和模擬走線,那麼,使它們接近於接地層會是降 低串擾的最好方法。

4.2 3W原則

3 W 規則規定了各邏輯走線(中心到中心)之間的 距離必須為走線寬度的三倍。例如,如果 PCB 上走 線的寬度為 0.008 英寸,則兩個相鄰走線中心之間 的距離將為 0.024 英寸(0.008 英寸 x 3),其邊緣 的距離為 0.016 英寸(0.008 英寸 x 2)。這樣可使 每個走線處在另一個走線的 70%磁通量邊界范圍 外。為了能夠位於 98%磁通量邊界的范圍外,兩個 相鄰走線之間的距離必須為走線寬度的 10 倍。這些 條件都取決於各走線的阻抗以及各信號的上升時 間。請參看圖 11。

圖 11. 3 W 規則的示例

減少(在電路板同一側上運行的相鄰)信號之間的 耦合的另一個方法是在這些信號之間放置一個防護 線,並將之接地。這樣可以減少各信號之間的容性 耦合。請參看圖 12。

圖 12. 使用防護線

在多層電路板中,各層之間的距離不一樣。例如, 在厚度為 0.062 英寸的 4 層電路板中,與第二層和 第三層之間的距離相比,第一層和第二層之間的距 離更小。因此,在同一個區域內走模擬和數字信號 時,請將各走線分布到非相鄰層上,可以盡可能擴 大它們之間的距離。

多電源域

在敏感模擬系統中,需要將模擬電源和數字電源分開。一般建議使用獨立的外部模擬和數字電壓調節器。如果額外電壓調節器的成本過高,並且您的設計中數字部分不包括高速或 高電流切換功能,可以使用單個電壓調節器。就如您擁有獨立的調節器時,要注意要在設計上始終隔離模擬和數字的電源電 路。分別為模擬電源(VDDA、VSSA)和數字電源(VDDD、VSSD)提供獨立的電源和接地信號。請盡可能縮短這兩個電源 (模擬和數字電源)與電路板電源之間連接的距離。電路板電源的輸出阻抗一般較低,所以通過上述連接,數字電源幾乎不 會對模擬電源產生影響。

接地層

接地層在混合信號設計中始終有用,但對於某個已給的設計,額外層成本較高。即使在雙層電路板中,也可以在敏感模

擬部分添加部分層。無論您是否使用接地層,都需要確保返迴路徑與電源之間的連接最短。請注意,如果接地層電源電

路的阻抗不夠低,或者過度分散該層,則不能利用該層改善您的設計。在雙層電路板上,不要僅僅依靠最後的地平面填

充,因為這樣可能帶來高阻抗的接地路徑。如不仔細檢查,很難發現這樣的缺陷。比較好的設計習慣是,先通過走線布

局好接地路徑,然後進行地平面填充。

如果在您的設計中能夠使用單獨的模擬和數字接地層,那麼幾乎在所有情況下,它們需要在一個單點上相連。該單點需 要位於電源和 SoC 器件之間。

當僅用一個單電壓調節器時,只在模擬和數字組件相互隔離的情況下,對地平面可以不做分割。

5. 旁路電容

5.1 電容選擇

表 4. 旁路電容連接的匯總

圖 15.電源連接的示例 原理圖

用於電源穩定性的電容有兩種:旁路電容和大容量電容。有些時候大容量電容還被稱為儲能電容。旁路電容必須位於組 件電源引腳附近。使用旁路電容可以消除高頻雜訊並為瞬間變換提供電流。這些電容的取值范圍為 0.001 μF 到 0.1 μF。 NPO、X5R 及 X7R 等介電電容是優良的旁路電容。這些電容的取值范圍為幾百皮法(pF)到幾微法(μF)。

儲能電容通常位於電壓調節器附近。如果電路板的較大(超過幾平方英寸),並各處都有一些有源器件,那麼,這些電 容將分布在整個電路板上。儲能電容可以在較長時間內供電,並可以濾除低頻雜訊。在具有高電流信號或電源的電路板 中,儲存電容的取值范圍為 1 μF 到 100 μF,或更大的值。X5R、鉭和一些表面組裝電解電容都適合該用途。

旁路電容一般只為 0.01 μF 或 0.1 μF。推薦進行一些簡單的計算操作,以得到最佳的儲能電容。如果該值過高,則表示 儲能電容超過您所需要的電容。如果該值太低,會使電源紋波過大並造成雜訊。請使用下面公式:

電容計算公式

6. 所有電容並不是等同的

當為各種應用選擇一個電容(甚至一個簡單的旁路電容)時,它的規范是非常重要的。電壓和溫度系數是兩個最常被忽略的電容規范,但能夠在正常操作的環境下大大影響器件電容。

器件變得越來越小,需要對性能和大小進行權衡。標稱值為 1 uF,耐壓為 6.3 V 的電容,在電壓為 5 V 時,電容值可 以小於 0.1 uF。因此,您需要注意電壓系數。另外,不假設全部器件系列的電壓系數是相同的。電壓系數和溫度系數 可以因不同封裝而有大變化。與 0603 封裝相比,0805 封裝具有較好的電壓系數,但有時會反過來。因此請閱讀數據 手冊。如果數據手冊中沒有提供電容器的溫度和電壓系數,請考慮使用其他製造商的電容器。

7. 混合信號 PCB 的規則匯總

設計混合信號的電路板時,必須遵循下列規則:

1. 考慮單獨的模擬和數字電源。

2. 了解所有返迴路徑。

3. 雖然價格昂貴,但如果可能,請使用四層電路板。

4. 請勿將模擬信號與時鍾或快速數字信號並行布線。

5. 如果模擬和數字信號必須交叉,請確保這些信號以 90 o 相交,以便使耦合電容最小。

6. 電源層應該出現在其信號線相應的區域。例如,在模擬電源層上只運行模擬信號。

7. 將旁路電容放置在與 IC 盡可能近的位置。另外,還要確保電源信號的旁路連接為低阻抗。

8. 若可以,請在電路板上使用獨立的模擬和數字信號以及獨立的數字和模擬組件。指定 PCB 的「模擬」和「數字」 區域。

9. 對高阻抗輸入信號應避免過長的走線,否則它會像天線那樣耦合雜訊進入信號鏈路。

10. 盡可能擴大電源走線的寬度以降低阻抗。

11. 將模擬信號放置在離接地層最近的位置,以便最小化電感串擾。

12. 將各層之間的電源信號相連時,請使用大型或多個過孔,重要可以降低阻抗。

13. 盡可能降低數字信號的數字上升和下降時間。

14. 使用防護線使模擬和數字信號相互隔離。

8. PCB 布局和自動布線的工具

PCB 布局工具有 20 年的使用歷史。通過使用這些工具可以對各信號進行分組,並為走線長度和各走線之間的距離提供 不同的規則。從而避免發生錯誤。自動布線越來越強大,並具備許多個常用工具。這些工具遵循手動路由時所要求的相 同規則。熟練的 PCB 布局設計師可以使用這些規則來提高自動布線的性能。雖然這些工具非常強大,但仍需要特別注 意模擬和數字信號的布線方式。特意推薦您先手動走電路板上的敏感部分,然後才通過自動布線走剩下的其他不重要部 分。不管使用哪個方式,都要確保檢查最後布線。

將各器件放置在最佳的位置對手動布線和自動布線都有很大的幫助。器件放置和電路板布局都安排好後,可以使用簡單 的測試來驗證共享返迴路徑是否存在問題。列印該電路板布局並在電源和每個組件之間畫出最直接的路徑。為模擬組件 和數字組件分別使用兩種不同的顏色。如果這兩種顏色交叉,需要重新評估您的設計。請參考圖 19。

圖 19. 在 PCB 布局上繪制返迴路徑

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Ⅸ 四層電路板比二層電路板有什麼好處

1、這個自要看你的線路設計
2、線路不是很密集，二層布板能搞定就用二層，二層布板簡單、直觀
3、四層板線路密集，top層也就是正面算頂層，boot低層也就是背面，
4、四層板中間板線層：gnd接地層，sin過孔走線層
5、四層工製作工藝比二層復雜，費用也高

Ⅹ 兩層樓室內的電路線怎麼改

施工工藝：

（一）：開槽配管及定位
說明：
電路設計要多路化，做到空調、廚房、衛生間、客廳、卧室、電腦及大功率電器分路布線；插座、開關分開，除一般照明、掛壁空調外各迴路應獨立使用漏電保護器；強、弱分開，音響、電話、多媒體、寬頻網等弱電線路設計應合理規范。
1、牆身、地面開線槽之前用墨盒彈線，以便定位。管面與牆面應留15mm左右粉灰層，以防止牆面開裂。
2、未經允許不許隨意破壞、更改公共電氣設施，如避雷地線、保護接地等。
3、電源線管暗埋時，應考慮與弱電管線等保持500mm以上距離，電線管與熱水管、煤氣管之間的平行距離不小於300mm。
4、牆面線管走向盡可能減少轉彎，並且要避開壁鏡，傢具等物的安裝位置，防止被電錘、釘子損傷。
5、如無特殊要求，在同一套房內，開關離地1200-1500mm之間，距門邊150-200mm處，插座離地300mm左右，插座開關各在同一水平線上，高度差小於8mm，並列安裝時高度差小於1mm，並且不被推拉門、傢具等物遮擋。
6、各種強弱電插座介面寧多勿缺，床頭兩側應設置電源插座及一個電話插座，電腦桌附近，客廳電視櫃背景牆上都應設置三個以上的電源插座，並設置相應的電視、電話、多媒體、寬頻網等插座。
7、音響、電視、電話、多媒體、寬頻網等弱電線路的鋪設方法及要求與電源線的鋪設方法相同，其插座或線盒與電源插座並列安裝，但強弱電線路不允許共用一套管。
8、所有入牆電線採用16以上的PVC阻燃管埋設，導線占管徑