數字電路設計200例

『壹』 數字電路實驗設計

採用解碼器就可以啦74LS154，如果能有五路輸入的與門IC可以直接替代那幾個二極體

『貳』 數字電路數字鍾設計

根據設計任務和要求，對照數字電子鍾的框圖，可以分以下幾部分進行模塊化設計。

1. 秒脈沖發生器

脈沖發生器是數字鍾的核心部分，它的精度和穩定度決定了數字鍾的質量，通常用晶體振盪器發出的脈沖經過整形、分頻獲得1Hz的秒脈沖。如晶振為32768 Hz，通過15次二分頻後可獲得1Hz的脈沖輸出.

2. 計數解碼顯示

秒、分、時、日分別為60、60、24、7進制計數器、秒、分均為60進制，即顯示00～59，它們的個位為十進制，十位為六進制。時為二十四進制計數器，顯示為00～23，個位仍為十進制，而十位為三進制，但當十進位計到2，而個位計到4時清零，就為二十四進制了。

周為七進制數，按人們一般的概念一周的顯示日期「日、1、2、3、4、5、6」，所以我們設計這個七進制計數器，應根據解碼顯示器的狀態表來進行，如表1.1所示。

按表1.1狀態表不難設計出「日」計數器的電路（日用數字8代替）。

所有計數器的解碼顯示均採用BCD—七段解碼器，顯示器採用共陰或共陽的顯示器。

Q4 Q3 Q2 Q1
顯示

1 0 0 0
日

0 0 0 1
1

0 0 1 0
2

0 0 1 1
3

0 1 0 0
4

0 1 0 1
5

0 1 1 0
6

表1.1 狀態表

3. 校時電路

在剛剛開機接通電源時，由於日、時、分、秒為任意值，所以，需要進行調整。

置開關在手動位置，分別對時、分、秒、日進行單獨計數，計數脈沖由單次脈沖或連續脈沖輸入。

4. 整點報時電路

當時計數器在每次計到整點前六秒時，需要報時，這可用解碼電路來解決。即

當分為59時，則秒在計數計到54時，輸出一延時高電平去打開低音與門，使報時聲按500Hz頻率嗚叫5聲，直至秒計數器計到58時，結束這高電平脈沖；當秒計數到59時，則去驅動高音1KHz頻率輸出而鳴叫1聲。

五、參考電路

數字電子鍾邏輯電路參考圖如圖1.3所示。

參考電路簡要說明

1. 秒脈沖電路

由晶振32768Hz經14分頻器分頻為2Hz，再經一次分頻，即得1Hz標准秒脈沖，供時鍾計數器用。

2. 單次脈沖、連續脈沖

這主要是供手動校時用。若開關K1打在單次端，要調整日、時、分、秒即可按單次脈沖進行校正。如K1在單次，K2在手動，則此時按動單次脈沖鍵，使周計數器從星期1到星期日計數。若開關K1處於連續端，則校正時，不需要按動單次脈沖，即可進行校正。單次、連續脈沖均由門電路構成。

3. 秒、分、時、日計數器

這一部分電路均使用中規模集成電路74LS161實現秒、分、時的計數，其中秒、分為六十進制，時為二十四進制。從圖3中可以發現秒、分兩組計數器完全相同。當計數到59時，再來一個脈沖變成00，然後再重新開始計數。圖中利用「非同步清零」反饋到/CR端，而實現個位十進制，十位六進制的功能。

時計數器為二十四進制，當開始計數時，個位按十進制計數，當計到23時，這時再來一個脈沖，應該回到「零」。所以，這里必須使個位既能完成十進制計數，又能在高低位滿足「23」這一數字後，時計數器清零，圖中採用了十位的「2」和個位的「4」相與非後再清零。

對於日計數器電路，它是由四個D觸發器組成的（也可以用JK觸發器），其邏輯功能滿足了表1，即當計數器計到6後，再來一個脈沖，用7的瞬態將Q4、Q3、Q2、Q1置數，即為「1000」，從而顯示「日」（8）。

4．解碼、顯示

解碼、顯示很簡單，採用共陰極LED數碼管LC5011-11和解碼器74LS248，當然也可用共陽數碼管和解碼器。

1. 整點報時

當計數到整點的前6秒鍾，此時應該准備報時。圖3中，當分計到59分時，

將分觸發器QH置1，而等到秒計數到54秒時，將秒觸發器QL置1，然後通過QL與QH相與後再和1s標准秒信號相與而去控制低音喇叭嗚叫，直至59秒時，產生一個復位信號，使QL清0，停止低音嗚叫，同時59秒信號的反相又和QH相與後去控制高音喇叭嗚叫。當計到分、秒從59：59—00：00時，嗚叫結束，完成整點報時。

2. 嗚叫電路

嗚叫電路由高、低兩種頻率通過或門去驅動一個三極體，帶動喇叭嗚叫。1KHz

和500Hz從晶振分頻器近似獲得。如圖中CD4060分頻器的輸出端Q5和Q6。Q5輸出頻率為1024Hz，Q6輸出頻率為512Hz。

『叄』 分析設計 數字電路 試設計一個具有三個輸入端（a，b，c）和一個輸出端

Y = abc' + acb' +bca'；
就是3個非門，3個3 輸入與門，1個3輸入或門；
自己去想想吧

『肆』 數字電路的計數器設計

計數器是一種能夠記錄脈沖數目的裝置，是數字電路中最常用的邏輯部件。計數器在數字系統中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能，同時兼有分頻功能。計數器由基本的計數單元和一些控制門所組成，計數單元則由一系列具有存儲信息功能的各類觸發器構成。計數器在數字系統中應用廣泛，如在電子計算機的控制器中對指令地址進行計數。

計數器按進位制不同，分為二進制計數器和十進制計數器;按運算功能不同，分為加法計數器、減法計數器和可逆計數器。下面我們以T觸發器構成二進制加法、減法計數器為例介紹計數器的原理。

2.計數器原理—加法計數器
用T觸發器構成二進制加法計數器，如下圖所示。

3位二進制加法器

如上圖所示，是由3個下降沿觸發的T觸發器組成的3位二進制非同步加法器，圖中各個觸發器的J、K輸入端的輸入信號均為1，主要由脈沖信號控制其輸出信號，計數器從Q2 Q1 Q0 =000狀態開始計數。

Q0、Q1、Q2的工作波形，如下圖所示，即在計數輸入脈沖CP的下降的觸發下，觸發器FF0的輸出Q0要翻轉。0變為1或1變為0。由於CP1取自Q0，所以在Q0的下降沿觸發下，FF1的輸出Q1要翻轉。同理，由於CP2=Q1，所以在Q1的下降沿觸發下，FF2的輸出Q2要翻轉。

若用上升沿觸發的T′觸發器同樣可以組成非同步二進制加法計數器，但每一級觸發器的進位脈沖應改為Qˉ端輸出。原因很簡單，當低位觸發器輸出端Q端由1變為0時，Qˉ端的上升沿正好可以作為高位的觸發脈沖。

3.計數器原理—減法計數器
如果將T′觸發器之間按二進制減法規則連接，就可以得到二進制減法計數器。根據二進制減法計數規則。若低位觸發器已經為0，則再輸入一個減法計數脈沖後應翻轉為1，同時向高位發出借位信號，使高位翻轉。

3位二進制減法器

上圖就是按上述規則接成的3位二進制減法計數器。圖中採用上升動作的D觸發器接成的T′觸發器，其中所有D觸發器的D= Qˉ即成為T′觸發器。它的時序圖如下圖所示

『伍』 數字電路設計實驗報告（5選1即可）

目錄
1 設計目的 3
2 設計要求指標 3
2.1 基本功能 3
2.2 擴展功能 4
3．方案論證與比較 4
4 總體框圖設計 4
5 電路原理分析 4
5.1數字鍾的構成 4
5.1.1 分頻器電路 5
5.1.2 時間計數器電路 5
5.1.3分頻器電路 6
5.1.4振盪器電路 6
5.1.5數字時鍾的計數顯示電路 6
5.2 校時電路 7
5.3 整點報時電路 8
6系統模擬與調試 8
7.結論 8
參考文獻 9
實驗作品附圖 10

數字鍾

摘要：
數字鍾是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鍾相比具有更高的准確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。
數字鍾從原理上講是一種典型的數字電路，其中包括了組合邏輯電路和時序電路。目前，數字鍾的功能越來越強，並且有多種專門的大規模集成電路可供選擇。
從有利於學習的角度考慮，這里主要介紹以中小規模集成電路設計數字鍾的方法。
經過了數字電路設計這門課程的系統學習，特別經過了關於組合邏輯電路與時序邏輯電路部分的學習，我們已經具備了設計小規模集成電路的能力，藉由本次設計的機會，充分將所學的知識運用到實際中去。
本次課程設計要求設計一個數字鍾，基本要求為數字鍾的時間周期為24小時，數字鍾顯示時、分、秒，數字鍾的時間基準一秒對應現實生活中的時鍾的一秒。供擴展的方面涉及到定時自動報警、按時自動打鈴、定時廣播、定時啟閉路燈等。因此，研究數字鍾及擴大其應用，有著非常現實的意義。
1 設計目的
1．掌握數字鍾的設計、組裝與調試方法。
2．熟悉集成元器件的選擇和集成電路晶元的邏輯功能及使用方法。
3．掌握麵包板結構及其接線方法
4．熟悉模擬軟體的使用。
2 設計要求及指標
2．1基本功能
1）時鍾顯示功能，能夠正確顯示「時」、「分」、「秒」。
2）具有快速校準時、分、秒的功能。
3）用555定時器與RC組成的多諧振盪器產生一個標准頻率（1Hz）的方波脈沖信號。
2．2擴展功能
1）用晶體振盪器產生一個標准頻率（1Hz）的脈沖信號。
2）具有整點報時的功能。
3）具有鬧鍾的功能。
4）……

3、方案論證與比較
本設計方案使用555多諧振盪器來產生1HZ的信號。通過改變相應的電阻電容值可使頻率微調，不必使用分頻器來對高頻信號進行分頻使電路繁復。雖然此振盪器沒有石英晶體穩定度和精確性高，由於設計方便，操作簡單，成為了設計時的首選，但是由於與實驗中使用的555晶元產生的脈沖相比較，利用晶振產生的脈沖信號更加的穩定，同過電壓表的測量能很好的觀察到這一點，同時在顯示上能夠更加接進預定的值，受外界環境的干擾較少，一定程度上優於使用555晶元產生信號方式。我們組依然同時設計了555和晶振兩個信號產生電路。（本實驗報告中著重按照原方案設計的555電路進行說明）
4、 系統設計框圖
數字式計時器一般由振盪器、分頻器、計數器、解碼器、顯示器等幾部分組成。在本設計中555振盪器及其相應外部電路組成標准秒信號發生器，由不同進制的計數器、解碼器和顯示器組成計時系統。秒信號送入計數器進行計數，把累計的結果以『時』、『分』、『秒』的數字顯示出來。『時』顯示由二十四進制計數器、解碼器、顯示器構成，『分』、『秒』顯示分別由六十進制計數器、解碼器、顯示器構成。其原理框圖如圖1.1所示。

5、電路原理分析

5.1數字鍾的構成
數字鍾實際上是一個對標准頻率(1HZ)進行計數的計數電路.由於計數的起始時間不可能與標准時間一致,故需要在電路上加一個校時電路,同時標準的1HZ時間信號必須做到准確穩定.在此使用555振盪器組成1Hz的信號。

數字鍾原理框圖（1.1）

5．1.1振盪器電路
555定時器組成的振盪器電路給數字鍾提供一個頻率為1Hz的方波信號。其中OUT為輸出。

5.1.2時間計數器電路
時間計數電路由秒個位和秒十位計數器,分個位和分十位計數器及時個位和時十位計數器電路構成,其中秒個位和秒十位計數器、分個位和分十位計數器為60進制計數器,而根據設計要求,時個位和時十位計數器為24進制計數器.

5.1.3分頻器電路
通常，數字鍾的晶體振盪器輸出頻率較高，為了得到1Hz的秒信號輸入，需要對振盪器的輸出信號進行分頻。
通常實現分頻器的電路是計數器電路，一般採用多級2進制計數器來實現。例如，將32768Hz的振盪信號分頻為1HZ的分頻倍數為32768（ ），即實現該分頻功能的計數器相當於15級2進制計數器。

5.1.4振盪器電路
利用555定時器組成的多諧振盪器接通電源後，電容C1被充電，當電壓上升到一定數值時裡面集成的三極體導通，然後通過電阻和三極體放電，不斷的充放電從而產生一定周期的脈沖，通過改變電路上器件的值可以微調脈沖周期。

5.1.5數字時鍾的計數顯示控制
在設計中，我們使用的是74**160十進制計數器，來實現計數的功能，實驗中主要用到了160的置數清零功能（特點：消耗一個時鍾脈沖），清零功能（特點：不耗時鍾脈沖），在上級160控制下級160時候通過組合電路（主要利用與非門）實現，在連接電路的時候要注意並且強調使能端的連接，其將影響到整一個電路的是否工作。

電路的控制原理如下：
秒鍾由個位向十位進位：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001實現個位的計數，採用的是置數的方式（利用RCO埠），當電路計數到1001的時候採用一個二輸入與非門接上級輸入的高位和低位輸出作為下級的信號，實現了秒區的個位和十位的顯示與控制。設計中注意到接的是一個與非門而不是與門，目標在產生一個時鍾脈沖。實現正確的顯示。
由秒區向分區的顯示控制：
基本原理同上，在秒區十位向時區個位顯示的時：0000—0001—0010—0011—0100—0101產生了六個脈沖的時候向下級輸出一個時鍾脈沖，利用的還是與非門，目標仍是實現正確的計時顯示。
分區的顯示及整體電路反饋清零：
當數值顯示達到：23：59的時候要實現清零的工作，採用CLR清零的方式反饋清零。具體設計接出控制端的9，5，3，2用十六進製表示後高電平對應引腳接與非，將非門輸出信號的值反饋給各個160晶元的清零端（CLR）既可以實現清零了。

5.2 校時功能的實現
當重新接通電源或走時出現誤差時都需要對時間進行校正.通常,校正時間的方法是:首先截斷正常的計數通路,然後再進行人工出觸發計數或將頻率較高的方波信號加到需要校正的計數單元的輸入端,校正好後,再轉入正常計時狀態即可.
根據要求,數字鍾應具有分校正功能,因此,應截斷分個位的直接計數通路,並採用正常計時信號與校正信號可以隨時切換的電路接入其中.
在實驗實現過程中使用的是通過開關（普通開關）來實現高低電平的切換，手動賦予需要的高低電平來實現脈沖的供給，將脈沖提供到所需要的輸入（CLK）埠，實現校時，模擬過程中能夠正常校時並且在校時的時候達到了預定的效果；而在我們進入實際電路連接的時候，利用開關（手控導線點觸實現）來實現校時再不像模擬那樣的精確了，原因分析是由於使用的是普通的開關同時利用的是手動的對CLK埠賦予脈沖信號，在實現手動生成脈沖信號的過程中產生了擾動，即相當於產生了多個的脈沖信號對需要的數碼管進行校時，如此，並沒有達到模擬的精確效果，但是在實驗中通過改進電路的校時方式，不是用手觸開關產生脈沖信號（如若需用手觸則需要使用一個鎖存器實現去抖動，才能夠在脈沖生成時候不產生干擾的脈沖，實現正常的校時），而是使用信號發生器實現信號的提供，對需要校時的數碼管在相對應的CLK埠提供脈沖信號實現校時，利用此方式實現校時則比手觸開關方式效果要好。

5.3 報時的實現
報時功能的實現原理較為簡單，即對所需要報時的輸出量進行控制，並對控制產生的信號作為LED顯示的信號源，電路連接中要注意到的是在實現LED顯示的時候最好連接上一個保護電阻對LED燈器到保護的作用。例如我們的校時時間是 23：59，0010—0011—0101—1001；利用相應的門電路實現滿足埠輸出是上述條件的時候進行報時即可。

6、系統模擬與調試

7、結論
學貴以致用，通過幾天的數字鍾設計過程，將從書本上學到的知識應用於實踐，學會了初步的電子電路模擬設計,雖然過程中遇到了一些困難，但是在解決這些問題的過程無疑也是對自己自身專業素質的一種提高。當最終調試成功的時候也是對自己的一種肯定。在當前金融危機大的社會背景下，能夠增加自身砝碼的不僅僅是一紙文憑證書，更為重要的是畢業生是否能夠適應社會大潮流的需要，契合企業的要求即又較硬的動手操作及設計能力。此次的設計作業不僅增強了自己在專業設計方面的信心，鼓舞了自己，更是一次興趣的培養，為自己以後的學習方向的明確了重點。
另外在這次實驗中我們遇到了不少的問題針對不同的問題我們採取不同的解決方法，最終一一解決設計中遇到的問題。還有在實驗設計中我們曾遇到多塊晶元以及數碼管損壞的情況造成了數字鍾的顯示沒有達到預期的效果，或是根本不顯示，通過錯誤排除最終確認是元件問題，並向老師咨詢跟換元件最終的到解決。在我們曾經遇到不懂的問題時，利用網上的資源，搜索查找得到需要的信息。

62

『陸』 數字電路實驗設計

555定時器有兩個比較器 C1和 C2各有一個輸入端連接到三個電阻R組成的分壓器上，比較器的輸出接到RS觸發器上。此外還有輸出級和放電管，輸出級的驅動電流可達200mA。

比較器C1和C2的參考電壓分別為UR1和UR2，根據C1和C2的另一個輸入端——觸發輸入和閾值輸入，可判斷出RS觸發器的輸出狀態。當復位端為低電平時，RS觸發器被強制復位。若無需復位操作，復位端應接高電平.由於三個電阻等值，所以當沒有控制電壓輸入時

Ua=1/3Ucc Ub=2/3Ucc

當控制電壓外接時，如外接 ,則為防止干擾，控制電壓端懸空時，應接一濾波電容到地。

第1腳(接地;Ground):接電源負極.
第2腳(觸發;Trigger):當第2腳電壓低於1/3 Vcc時會令第3腳輸出高電平,且第7腳對地開路.
第3腳(輸出;Output):555的輸出腳,輸出電平是高是低,完全受第2、4、6腳控制.
第4腳(重置;Reset):第4腳電壓小於0.4伏特時,第3腳輸出低電平,同時令第7腳對地短路.
第5腳(控制電壓;Control Voltage):這一腳與比較器的參考電壓點相通,允許由外界電路改變第5腳及第6腳的動作電壓.平時大多接一個0.01mF以上之電容器接地,以免555受到雜訊的干擾.
第6腳(臨界;Threshold):當第6腳的電壓高於2/3 Vcc時,第3腳輸出低電平,同時第7腳對地短路.
第7腳(放電;Discharge):與第3腳同步動作.當第3腳輸出高電平時,第7腳對地開路;在第3腳輸出低電平時,第7腳對地短路.
第8腳(+/-Vcc):接電源正極.第8腳與第1腳之間電壓可以是4.5~16伏特.