電路邏輯綜合

Ⅰ 要設計集成電路版需要了解哪些知識

集成電路設計的流程一般先要進行軟硬體劃分，將設計基本分為兩部分：晶元硬體設計和軟體協同設計。晶元硬體設計包括：
1．功能設計階段。
設計人員產品的應用場合，設定一些諸如功能、操作速度、介面規格、環
境溫度及消耗功率等規格，以做為將來電路設計時的依據。更可進一步規劃軟
件模塊及硬體模塊該如何劃分，哪些功能該整合於SOC
內，哪些功能可以設
計在電路板上。
2．設計描述和行為級驗證
能設計完成後，可以依據功能將SOC
劃分為若干功能模塊，並決定實現
這些功能將要使用的IP
核。此階段將接影響了SOC
內部的架構及各模塊間互
動的訊號，及未來產品的可靠性。
決定模塊之後，可以用VHDL
或Verilog
等硬體描述語言實現各模塊的設
計。接著，利用VHDL
或Verilog
的電路模擬器，對設計進行功能驗證（function
simulation，或行為驗證
behavioral
simulation）。
注意，這種功能模擬沒有考慮電路實際的延遲，但無法獲得精確的結果。
3．邏輯綜合
確定設計描述正確後，可以使用邏輯綜合工具（synthesizer）進行綜合。
綜合過程中，需要選擇適當的邏輯器件庫（logic
cell
library），作為合成邏輯
電路時的參考依據。
硬體語言設計描述文件的編寫風格是決定綜合工具執行效率的一個重要
因素。事實上，綜合工具支持的HDL
語法均是有限的，一些過於抽象的語法
只適於做為系統評估時的模擬模型，而不能被綜合工具接受。
邏輯綜合得到門級網表。
4．門級驗證（Gate-Level
Netlist
Verification）
門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認經綜合後的電路
是否符合功能需求，該工作一般利用門電路級驗證工具完成。
注意，此階段模擬需要考慮門電路的延遲。
5．布局和布線
布局指將設計好的功能模塊合理地安排在晶元上，規劃好它們的位置。布
線則指完成各模塊之間互連的連線。
注意，各模塊之間的連線通常比較長，因此，產生的延遲會嚴重影響SOC
的性能，尤其在0.25
微米製程以上，這種現象更為顯著。
目前，這一個行業仍然是中國的空缺，開設集成電路設計與集成系統專業的大學還比較少，其中師資較好的學校有
上海交通大學，哈爾濱工業大學，西安電子科技大學，電子科技大學，哈爾濱理工大學,復旦大學，華東師范大學等。
模擬集成電路設計的一般過程：
1.電路設計
依據電路功能完成電路的設計。
2.前模擬
電路功能的模擬，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數的模擬。
3.版圖設計（Layout）
依據所設計的電路畫版圖。一般使用Cadence軟體。
4.後模擬
對所畫的版圖進行模擬，並與前模擬比較，若達不到要求需修改或重新設計版圖。
5.後續處理
將版圖文件生成GDSII文件交予Foundry流片。

Ⅱ 純組合邏輯電路怎麼dc綜合

每個模塊的設計工作包括3個部分：1,電路模塊的設計；2,測試模塊的設計；3,設計文檔的編寫和整理。測試模塊的設計和文檔編寫是比電路模塊設計更為重要的設計環節，測試是否嚴密和完整決定了系統設計的成敗，設計文檔的完整和准確也是系統設計成敗的關鍵，缺少完整的設計說明文件，就不能維持設計工作的連續性，為今後的調試和維護帶來困難。組合電路邏輯在數字系統中起著基本組件的作用，也可以說，如果不了解組合邏輯的構成，就不可能對數字邏輯電路系統有任何了解。採用Verilog或VHDL高層次設計方法，也是以基本組合邏輯電路為基礎的。如果沒有基本組合邏輯電路知識，即使對Verilog 或 VHDL 語法了如指掌，也不可能設計出結構合理的復雜系統。
在實現演算法時(如卷積運算和快速傅里葉變換)，常常會用到加運算。由於多位並行加法器是由多層組合邏輯構成的，加上超前進位形成的邏輯雖然減少了延時，但還是有多級門和布線的延遲，而且隨著位數的增加延遲還會積累，這樣就使加法器的使用頻率受到限制，這里是指計算的節拍(即時鍾)必須大於運算電路的延遲，只有在輸出穩定後才能輸入新的數據進行下一次運算。如果設計的是32位或者是64位的加法器，延遲就會更大。為了加快計算速度，可以在運算的組合邏輯層中加入多個寄存器組來暫存中間結果。也就是採用數字邏輯設計中常用的流水線(pipe-line)辦法，來提高運算速度。
這樣設計的加法器在行為模擬時是沒有延時的。藉助綜合器，可以將以上代碼自動將其綜合成典型的加法器結構。綜合器有許多選項可供設計者選擇，以便來控制自動生成的電路性能。設計者可以考慮提高電路的速度或者是節省電路元件以減少電路佔用矽片的面積。綜合器會自動根據你的選項為你挑選一種基本加法器的結構，有的綜合器還可以根據用戶對運算速度的要求插入流水線結構。

Ⅲ 集成電路標准單元定義和用途

對於可編程ASIC，FPGA公司以成套設計工具形式提供幾千美元的一套的邏輯單元庫。 對於MGA和CBIC，可以有3種選擇：ASIC供應商提供單元庫；從第三方供應商處購買；自己建立自己的單元庫。無論採用哪種方式，ASIC單元庫的每個單元必須包括：物理版圖、行為級模型、Varilog/VHDL模型、詳細時序模型、測試策略、電路原理圖、單元符號、連線負載模型、布線模型。對於MGA和CBIC單元庫，都需要完成單元設計和單元版圖。 基於標准單元ASIC設計
基於標准單元的設計是指把一些基本單元乃至具有相當強功能的模塊預先設計好,作為標准單元存入CAD 系統中,構成標准單元庫。設計時從標准單元庫調用所需的單元,排成若干行,行間留有布線通道進行布線。基於標准單元的ASIC 設計有晶元面積利用率高、布通率高、晶元延時均衡性好的特點。 邏輯綜合是基於標准單元ASIC 設計中的重要環節,它是指基於用戶指定的約束,將用硬體描述語言描述的設計轉化為目標工藝庫中門的過程。邏輯綜合起著分水嶺的作用,邏輯綜合效果的好壞直接影響到後端設計的質量,因此是設計者十分關注的問題。綜合優化是根據邏輯綜合結果進行分析,採取各種手段提高主頻,降低面積和功耗,它是提高邏輯綜合質量的重要措施。標准單元設計法中很重要的步驟就是選擇合適的單元庫, 或者自己建立單元庫。單元庫包括邏輯符號庫、功能參數庫和版圖庫, 其中最重要的就是版圖庫。單元庫中的每個標准單元均具有相同的高度, 而寬度則視單元的復雜程度而有所不同, 這樣才能在綜合布局布線時相連成為一個整體。標准單元的版圖除了電源、地線的埠可以從兩側水平引出之外,其他埠都排列在相對的上下兩邊。這樣, 布局時從水平方向上可以方便地將所有標准單元拼接成一行行整齊的排列。互連線則被放置在單元行之間的水平布線通道和單元行兩端的垂直布線通道區內。因此, 設計的第一步首先要建立自己需要的全部庫單元。一些常用的門電路、邏輯電路、觸發器、驅動電路等, 都可以做成標准單元。每個單元的邏輯圖和版圖都要經過規則檢查和模擬驗證後方可使用。建庫等工作都可以用Compass 的後端工具完成。版圖規則一般都是半導體製造廠家專用的, 很少公開, 各個廠家也有所不同。 設計版圖的一個重要原則是要利用盡可能小的面積來完成所需的邏輯。 在版圖編輯的過程中, 需要隨時進行版圖規則檢查(DRC)。 使用標准單元庫進行版圖綜合。 一些常用的門電路、邏輯電路、觸發器、驅動電路非門，與非門、或非門、同或門、異或門、超級緩沖器、多路選擇開關、通用邏輯功能發生器、寄存器（兩相時鍾信號、動態寄存器、准靜態寄存器、RAM存儲單元）加法器、通用邏輯陣列。

Ⅳ CPU電路圖怎麼設計出來的

CPU設計的流程：

隨著工藝的發展，半導體晶元的集成化程度越來越高，設計的系統越來越復雜，規模越來越大，性能的需求越來越高，功耗也越來越大，給晶元設計工程師和EDA廠商帶來了新的挑戰。晶元的設計方法也隨著發生了改變，經歷了從早期的手工設計階段、計算機輔助設計階段，計算機輔助工程階段，電子自動化設計階段，發展到系統晶元階段。

1、設計定義和可綜合的RTL代碼。設計定義描述晶元的總體結構、規格參數、模塊劃分、使用的介面等。然後設計者根據硬體設計所劃分出的功能模塊，進行模塊設計或者復用已有的IP核，通常使用硬體描述語言在寄存器傳輸級描述電路的行為，採用Verilog/VHDL描述各個邏輯單元的連接關系，以及輸入/輸出埠和邏輯單元之間的連接關系。門級網表使用邏輯單元對電路進行描述，採用例化的方法組成電路，以及定義電路的層次結構。前模擬，也稱為RTL級模擬或功能模擬。通過HDL模擬器驗證電路邏輯功能是否有效，在前模擬時，通常與具體的電路實現無關，沒有時序信息。

2、邏輯綜合。建立設計和綜合環境，將RTL源代碼輸入到綜合工具，例如Design Compiler，給設計加上約束，然後對設計進行邏輯綜合，得到滿足設計要求的門級網表。門級網表可以以ddc的格式存放。電路的邏輯綜合一般由三步組成：轉化、邏輯優化和映射。首先將RTL源代碼轉化為通用的布爾等式（GTECH格式）；邏輯優化的過程嘗試完成庫單元的組合，使組合成的電路能最好的滿足設計的功能、時序和面積的要求；最後使用目標工藝庫的邏輯單元映射成門級網表，映射線路圖的時候需要半導體廠商的工藝技術庫來得到每個邏輯單元的延遲。綜合後的結果包括了電路的時序和面積。

3、版圖規劃。在得到門級網表後，把結果輸入到JupiterXT做設計的版圖規劃。版圖規劃包含宏單元的位置擺放、電源網路的綜合和分析、可布通性分析、布局優化和時序分析等。

4、單元布局和優化。單元布局和優化主要定義每個標准單元（Cell）的擺放位置，並根據擺放的位置進行優化。EDA工具廣泛支持物理綜合，即將布局和優化與邏輯綜合統一起來，引入真實的連線信息，減少時序收斂所需要的迭代次數。把設計的版圖規劃和門級網表輸入到物理綜合工具，例如Physical Compiler進行物理綜合和優化。在PC中，可以對設計在時序、功耗、面積和可布線性進行優化，達到最佳的結果質量。

5、靜態時序分析（STA）、形式驗證（FV）和可測性電路插入（DFT）。

靜態時序分析是一種窮盡分析方法，通過對提取的電路中所有路徑的延遲信息的分析，計算出信號在時序路徑上的延遲，找出違背時序約束的錯誤，如建立時間和保持時間是否滿足要求。在後端設計的很多步驟完成後都要進行靜態時序分析，如邏輯綜合之後，布局優化之後，布線完成之後等。

形式驗證是邏輯功能上的等效性檢查，根據電路的結構判斷兩個設計在邏輯功能上是否相等，用於比較RTL代碼之間、門級網表與RTL代碼之間，以及門級網表之間在修改之前與修改之後功能的一致性。

可測性設計。通常，對於邏輯電路採用掃錨鏈的可測性結構，對於晶元的輸入/輸出埠採用邊界掃描的可測性結構，增加電路內部節點的可控性和可觀測性，一般在邏輯綜合或物理綜合之後進行掃錨電路的插入和優化。

6、後布局優化，時鍾樹綜合和布線設計。在物理綜合的基礎上，可以採用Astro工具進一步進行後布局優化。在優化布局的基礎上，進行時鍾樹的綜合和布線。Astro在設計的每一個階段，都同時考慮時序、信號、功耗的完整性和面積的優化、布線的擁塞等問題。其能把物理優化、參數提取、分析融入到布局布線的每一個階段，解決了設計中由於超深亞微米效應產生的相互關聯的復雜問題。

7、寄生參數的提取。提取版圖上內部互連所產生的寄生電阻和電容值。這些信息通常會轉換成標准延遲的格式被反標回設計，用於靜態時序分析和後模擬。有了設計的版圖，使用Sign-Off參數提取的工具，如Star-RCXT進行寄生參數的提取，其可以設計進行RC參數的提取，然後輸入到時序和功耗分析工具進行時序和功耗的分析。

8、後模擬，以及時序和功耗分析。後模擬也叫門級模擬、時序模擬、帶反標的模擬，需要利用局部布線後獲得的精確延遲參數和網表進行模擬、驗證網表的功能和時序是否正確。如Primetime-SI能進行時序分析，以及信號完整性分析，可以做串擾延遲分析、IR drop（電壓降）的分析和靜態時序分析。在分析的基礎上，如發現設計中還有時鍾違規的路徑，Primetime-SI可以自動為後端工具如Astro產生修復文件。PrimePower具有門級功耗的分析能力，能驗證整個IC設計中的平均峰值功耗，幫助工程師選擇正確的封裝，決定散熱和確證設計的功耗。在設計通過時序和功耗分析之後，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技術為基礎，為設計進行門級和晶體管級靜態和動態的電壓降分析，以及電遷移的分析。

9、ECO（工程修改命令）修改。當在設計的最後階段發現個別路徑有時序問題或者邏輯錯誤時，有必要對設計的部分進行小范圍的修改和重新布線。ECO修改只對版圖的一小部分進行修改而不影響到晶元其餘部分的布局布線，保留了其他部分的時序信息沒有改變。

10、物理驗證。物理驗證是對版圖的設計規則檢查（DRC）及邏輯圖網表和版圖網表比較（LVS）。將版圖輸入Hercules，進行層次化的物理驗證，以確保版圖和線路圖的一致性，其可以預防、及時發現和修正設計在設計中的問題。其中DRC用以保證製造良率，LVS用以確認電路版圖網表結構是否與其原始電路原理圖（網表）一致。LVS可以在器件級及功能級進行網表比較，也可以對器件參數，如MOS電路溝道寬/長、電容/電阻值等進行比較。

在完成以上步驟之後，設計就可以簽收、交付到晶元製造廠了（Tape out）。