怎樣畫門電路

① 與門非門或門電路符號怎麼畫

先要明白
晶體管在
飽和和截止（即開關工作模式）的原理
然後根據數字邏輯知識，就可以畫出來了
關鍵還是
Bjt
和Cmos
FET的工作原理
，這些模擬電路基礎知識要懂才行
門電路都是晶體管開關電路
原理圖教科書上不都有嗎，找本教材看啊
下面是個CMOS
fet的與門圖，或門原理也一樣類似：

② 數字電路組合邏輯電路波形圖怎麼畫有圖

1、函數Y簡化有問題

正解流程：

Y1=AC，Y2=BC，

Y=(Y1+Y2)'=(AC+BC)'=[C(A+B)]'=C'+(A+B)'=C'+A'B'，而不是Y=C'+(AB)' ！

2、Y波形圖也存在誤差

正確作圖：回

線路標注答：

J1=Q2，K1=Q2' ，J2=K2=Q1』；

按 Qn=J *Q' + K' * Q；

則 Q1n = Q2，

初態 Q1=Q2=0；

第1個脈沖後，Q1n = Q2 =0，Q2n = Q1' *Q2』+ Q1 * Q2 =1；

第2個脈沖後，Q1n = Q2 =1，Q2n = Q1' *Q2』+ Q1 * Q2 =0；

第3個脈沖後，Q1n = Q2 =0，Q2n = Q1' *Q2』+ Q1 * Q2 =0；

完成一個循環

(2)怎樣畫門電路擴展閱讀：

現代的數字電路由半導體工藝製成的若干數字集成器件構造而成。邏輯門是數字邏輯電路的基本單元。存儲器是用來存儲二進制數據的數字電路。

③ 分別畫出與，或，非三種基本邏輯門電路符號

與，或，非三種基本邏輯門電路符號是：

1 「!」(邏輯內非)、「&&」(邏輯與)、「||」(邏輯或)是三種邏輯運容算符。

2 「邏輯與」相當於生活中說的「並且」，就是兩個條件都同時成立的情況下「邏輯與」的運算結果才為「真」。

(3)怎樣畫門電路擴展閱讀：

邏輯運算又稱布爾運算布爾用數學方法研究邏輯問題，成功地建立了邏輯演算。他用等式表示判斷，把推理看作等式的變換。

這種變換的有效性不依賴人們對符號的解釋，只依賴於符號的組合規律 。這一邏輯理論人們常稱它為布爾代數。邏輯非，就是指本來值的反值。

但是如果左邊操作數為false，就不計算右邊的表達式，直接得出false。類似於短路了右邊。| 稱為邏輯或，只有兩個操作數都是false，結果才是false。

|| 稱為簡潔或或者短路或，也是只有兩個操作數都是false，結果才是false。但是如果左邊操作數為true，就不計算右邊的表達式，直接得出true。類似於短路了右邊。

④ 門電路畫出各個信號的波形怎麼畫

門電路輸出只有兩個電平，分別為高電平是低電平，在波形圖上可用「1」和「0」或專「H」和「L」表示。
重點在於根據屬輸入信號的狀態計算輸出信號的狀態。對於簡單電路，可之間用觀察法，對於復雜電路，可以先列出邏輯表達式，進行化解後列出真值表。

⑤ 怎麼用晶體管畫與門、或門原理圖

先要明白晶體管在來自飽和和截止（即開關工作模式）的原理

然後根據數字邏輯知識，就可以畫出來了

關鍵還是Bjt和CmosFET的工作原理，這些模擬電路基礎知識要懂才行

門電路都是晶體管開關電路

原理圖教科書上不都有嗎，找本教材看啊

下面是個CMOSfet的與門圖，或門原理也一樣類似：

⑥ 邏輯門電路公式畫簡怎麼畫簡

用verilog編寫的數據選擇器： mole multiplexer8_to_1(OUT,A2,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0); output OUT; reg OUT; input D7,D6,D5,D4,D3,D2,D1,D0; input A2,A1,A0; always@(A2,A1,A0,D0,D1,D2,D3,D4,D5,D6,D7) case({A2,A1,A0}) 3'd0:OUT=D0; 3'd1:OUT=D1; 3'd2:OUT=D2; 3'd3:OUT=D3; 3'd4:OUT=D4; 3'd5:OUT=D5; 3'd6:OUT=D6; 3'd7:OUT=D7; default:$display("Unspecified control signal"); endcase endmole mole stimulus; reg a2,a1,a0; reg d7,d6,d5,d4,d3,d2,d1,d0; wire out; multiplexer8_to_1 mymux(out,a2,a1,a0,d7,d6,d5,d4,d3,d2,d1,d0); initial begin d7=1;d6=1;d5=0;d4=0;d3=1;d2=0;d1=1;d0=0; #10 $display (" d7=%b,d6=%b,d5=%b,d4=%b ,d3=%b,d2=%b,d1=%b,d0=%b\n", d7,d6,d5,d4,d3,d2,d1,d0); a2=0;a1=0;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out ); a2=0;a1=0;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=0;a1=1;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=0;a1=1;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=0;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=0;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=1;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=1;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); end endmole

⑦ 怎麼畫邏輯門電路

書上有呀

⑧ 門電路主要有哪幾種畫出其符號及邏輯式

「門」是這樣的一種電路：它規定各個輸入信號之間滿足某種邏輯關版系時，才有信號輸出權，通常有下列三種門電路：與門、或門、非門（反相器）。從邏輯關系看，門電路的輸入端或輸出端只有兩種狀態，無信號以「0」表示，有信號以「1」表示。也可以這樣規定：低電平為「0」，高電平為「1」，稱為正邏輯。反之，如果規定高電平為「0」，低電平為「1」稱為負邏輯，然而，高與低是相對的，所以在實際電路中要選說明採用什麼邏輯，才有實際意義，例如，負與門對「1」來說，具有「與」的關系，但對「0」來說，卻有「或」的關系，即負與門也就是正或門；同理，負或門對「1」來說，具有「或」的關系，但對「0」來說具有「與」的關系，即負或門也就是正與門。
符號等更多內容請見參考

⑨ 請問基本門電路有哪幾種，分別畫出邏輯電路及表達式。

並，常用的門電常用的門電路在邏輯功能上有與門、或門、非門、與非門、或非門、與或非門、異或門等幾種。

⑩ 用門電路實現一位全加器要怎麼做，邏輯圖要怎樣畫！謝謝！

用verilog編寫的數據選擇器：
mole multiplexer8_to_1(OUT,A2,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0);
output OUT;
reg OUT;
input D7,D6,D5,D4,D3,D2,D1,D0;
input A2,A1,A0;
always@(A2,A1,A0,D0,D1,D2,D3,D4,D5,D6,D7)
case({A2,A1,A0})
3'd0:OUT=D0;
3'd1:OUT=D1;
3'd2:OUT=D2;
3'd3:OUT=D3;
3'd4:OUT=D4;
3'd5:OUT=D5;
3'd6:OUT=D6;
3'd7:OUT=D7;
default:$display("Unspecified control signal");
endcase
endmole

mole stimulus;
reg a2,a1,a0;

reg d7,d6,d5,d4,d3,d2,d1,d0;

wire out;

multiplexer8_to_1 mymux(out,a2,a1,a0,d7,d6,d5,d4,d3,d2,d1,d0);
initial
begin
d7=1;d6=1;d5=0;d4=0;d3=1;d2=0;d1=1;d0=0;
#10 $display (" d7=%b,d6=%b,d5=%b,d4=%b ,d3=%b,d2=%b,d1=%b,d0=%b\n", d7,d6,d5,d4,d3,d2,d1,d0);
a2=0;a1=0;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out );
a2=0;a1=0;a0=1;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=0;a1=1;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=0;a1=1;a0=1;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=0;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=0;a0=1;

#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=1;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=1;a0=1;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);

end

endmole