門電路X1

『壹』 全加器 是怎麼進行運算的

全加器有3個輸入端，A B 和C1，C1為進數輸入，輸出S為和，C2為進數輸出

當A B =1，C1=0，二進制的 1+1 = 10，所以輸出 S=0，進數輸出 C=1，如上圖橙色分段值顯示。

當A B = 1，C1=1時，二進數的 1+1+1=11，所以輸出 S=1，進數輸出 C=1，如上圖變化為藍色分段值顯示。

『貳』 二次線路圖指示燈兩邊的x1，x2表示

在這里的X1,X2就是表示兩個接線端子的意思。

『叄』 石英晶體振盪電路的頻率如何調

從你線路布置來看，X1是無源32.768KHz晶體吧，若是這樣電容配的有點大，C1、C2調整到20PF左右即可；若X1是晶振就不用這樣配置電路了，32.768KHz振盪器內部帶有線路設計，不需再外接電容，給匹配電壓之後就有信號輸出。

『肆』 示波器上X10檔與X1檔的區別在什麼情況下選用這二檔

示波器x10檔探針輸入阻抗為10m；x1檔探針輸入阻抗為1m。

1、對於內阻較高的信號源，應優先選x10檔探針，再適當調節輸入靈敏度，如被測信號太小，就只好用x1檔探針。

2、如被測信號較大，靠調節輸入靈敏度不能滿足要求，就要用x10檔探針。

(4)門電路X1擴展閱讀：

1、普通示波器。電路結構簡單，頻帶較窄，掃描線性差，僅用於觀察波形。

2、多用示波器。頻帶較寬，掃描線性好，能對直流、低頻、高頻、超高頻信號和脈沖信號進行定量測試。藉助幅度校準器和時間校準器，測量的准確度可達±5%。

3、多線示波器。採用多束示波管，能在熒光屏上同時顯示兩個以上同頻信號的波形，沒有時差，時序關系准確。

4、多蹤示波器。具有電子開關和門控電路的結構，可在單束示波管的熒光屏上同時顯示兩個以上同頻信號的波形。但存在時差，時序關系不準確。

5、取樣示波器。採用取樣技術將高頻信號轉換成模擬低頻信號進行顯示，有效頻帶可達GHz級。

6、記憶示波器。採用存儲示波管或數字存儲技術，將單次電信號瞬變過程、非周期現象和超低頻信號長時間保留在示波管的熒光屏上或存儲在電路中，以供重復測試。

7、數字示波器。內部帶有微處理器，外部裝有數字顯示器，有的產品在示波管熒光屏上既可顯示波形，又可顯示字元。被測信號經模一數變換器（A/D變換器）送入數據存儲器。

通過鍵盤操作，可對捕獲的波形參數的數據，進行加、減、乘、除、求平均值、求平方根值、求均方根值等的運算，並顯示出答案數字。

『伍』 與非電路是什麼

一、定義：

與非門（英語：NAND gate）是數字電路的一種基本邏輯電路。若當輸入均為高回電平答（1），則輸出為低電平（0）；若輸入中至少有一個為低電平（0），則輸出為高電平（1）。與非門可以看作是與門和非門的疊加。

二、概述：

與非門是與門和非門的結合，先進行與運算，再進行非運算。與非運算輸入要求有兩個，如果輸入都用0和1表示的話，那麼與運算的結果就是這兩個數的乘積。如1和1（兩端都有信號），則輸出為0；1和0，則輸出為1；0和0，則輸出為1。與非門的結果就是對兩個輸入信號先進行與運算，再對此與運算結果進行非運算的結果。簡單說，與非與非，就是先與後非。

電工學里一種基本邏輯電路，是與門和非門的疊加，有兩個輸入和一個輸出。

CMOS電路中的邏輯門有非門、與門、與非門、或非門、或門、異或門、異或非門，施密特觸發門、緩沖器、驅動器等

與非門則是當輸入端中有1個或1個以上是低電平時，輸出為高電平；只有所有輸入是高電平時，輸出才是低電平

與非門晶元：74ls系列：74ls00、74LS20，CMOS系列：CD4011

三、真值表：

與非門真值表

『陸』 石英晶體振盪電路的頻率如何調

一、這個電路圖是錯誤的。
1：直流偏置的錯誤：74LS系列輸入電流較大（達到零點幾個mA），負反饋直流偏置電阻應該減小3個數量級，用1~2k，否則它永遠輸出低電平，2M電阻通常用於CMOS的4000系列電路。
2：反饋極性錯誤：C1、C2、X1（作為電感元件）形成3級移相，移相180度，應該配用反相放大，只能用一級反相門，不該用兩個門串聯。同時為了使第一級移相生效，應該在C2之前再串聯一隻電阻，而不是直接接到門電路的輸出端。如果用兩級門的同相放大，請剪去C1、C2，只需要一個工作在串聯諧振頻率的晶體即可。
二、模擬軟體使用錯誤：Multisim軟體中的門電路只能作為數字邏輯電路使用，不可以偏置到線性放大區充當放大電路（真實電路是可以這樣使用的），因此樓主所說的40kHz頻率與晶體無關，是U1A通過R1反饋（帶延時效果），軟體假象出來的「振盪」：Ui高——Uo低——通過R1使Ui低——Uo高——通過R1使Ui高——，———，———，———，———

『柒』 新學電子電路，與門、或門、非門，笫二個圖，X1、X2，代表什麼

不過是埠序號而已，有相同序號的就連接在一起就是了；
通過圖上可看到，S1、S2的狀態，就決定了 X1、X2的數字電平值，即是 = 1，或者 = 0；

『捌』 如何利用與或非門設計全加器

無法用與或非門設計一位全加器，因為一位全加器是用門電路實現兩個二進制數相加並求出和的組合線路。它只能利用門電路實現，而無法用與或非門實現。

全加器本位加數A，B來自低位的進位Ci構成了輸入本位輸出S，相高位的進位Co,構成全加器的輸出。S=A異或B異或Ci，Co=AB+BCi+ACi。

全加器是能夠計算低位進位的二進制加法電路。與半加器相比,全加器不只考慮本位計算結果是否有進位,也考慮上一位對本位的進位,可以把多個一位全加器級聯後做成多位全加器。

如果要實現多位加法可以進行級聯，就是串起來使用；比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法。

(8)門電路X1擴展閱讀：

顯示了一個全加器由兩個異或門、三個與門、一個或門構成 (或者可以理解為兩個半加器與一個或門的組合)。S1、T1、T2、T3則是門與門之間的連線。代碼顯示了用純結構的建模方式，其中xor 、and、or 是Verilog HDL 內置的門器件。

以 xor x1 (S1, A, B) 該例化語句為例：xor 表明調用一個內置的異或門，器件名稱xor ，代碼實例化名x1（類似原理圖輸入方式）。括弧內的S1，A，B 表明該器件管腳的實際連接線（信號）的名稱，其中 A、B是輸入，S1是輸出。

『玖』 74LS00的空載導通電流Iccl

Vcc端采樣電阻100Ω 實測約2.65mA