三人表決器電路圖

❶ 設計一個三人表決器，列出邏輯表達式畫出邏輯圖。

❷ 三人表決器的邏輯電路圖怎麼畫

如果題目不限制使用的邏輯門類型，就很容易。
Y=AB+AC+BC
三個二輸入端與門，輸出接入一個三輸入端或門。
http://..com/question/489247413.html?oldq=1

❸ 三人表決器有一個優先權的電路原理圖

Y=AB+AC

A有優先權。

❹ 三人表決器，邏輯電路圖怎麼畫

三人表決器的邏輯抄電路有兩種襲，一種是必須三人都同意才通過，第2種是三人有一人同意即可通過，以第1種為例，邏輯電路的畫法步驟如下：

1、在一平面內，劃出三個單開單制的控制項開關，在上方畫出一個用電器。

向左轉|向右轉

❺ 利用74LS138設計一個三人表決器

1表示贊成，0表示否定。

011 101 110 111四種情況表決通過。

A B C代表3個人，然後簡化。

或：

Sa，Sb，Sc為三裁判按鍵，按下=1通過，S為開始鍵

真值表中綠色圈為通過組合，通過後LED亮。

138解碼器的ABC做為輸入端，Y3，Y5，Y6，Y7連在一個與非門上，令其輸出為Y，若Y為高電頻，則表決通過，Y為低電頻則表決不通過。

(5)三人表決器電路圖擴展閱讀：

74LS138可以組成三變數輸入，四變數輸入的任意組合邏輯電路。

用一塊3線-8線解碼器74LS138可以組成任何一個三變數輸入的邏輯函數，任意一個輸入三變數的邏輯函數都可以用一塊3線-8線解碼器74LS138來實現。因為任意一個組合邏輯表達式都可以寫成標准與或式的形式，即最小項之和的形式，而·塊3線-8線解碼器74LS138的輸出正好是二變數最小項的全部體現。

❻ 如何使用集成解碼器74LS138設計一個三人表決器幫忙畫出電路圖！！！！

將3-8解碼器的輸出OUT(1、2、4、7)作為一個4輸入的或門的輸入，或門的輸出作為加法器的和；將3-8解碼器的輸出OUT(3、5、6、7)作為一個4輸入的或門的輸入。

或門的輸出作為加法器的進位輸出。即完成了加法器的設計。回過頭來分析：當加法器的輸入分別為：a=1,b=0,ci=1時。

對應3-8解碼器的輸入為A=1,B=0,C=1，這是解碼器對應的輸出為OUT(5)=1,其餘的為0，根據上面設計的連接關系，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設計全加器的設計正確。

(6)三人表決器電路圖擴展閱讀：

變數解碼器是一個將n個輸入變為2^n個輸出的多輸出端的組合邏輯電路。其模型可用下圖來表示，其中輸入變化的所有組合中，每個輸出為1的情況僅一次，由於最小項在真值表中僅有一次為1，所以輸出端為輸入變數的最小項的組合。故解碼器又可以稱為最小項發生器電路。

解碼器是一種具有「翻譯」功能的邏輯電路，這種電路能將輸入二進制代碼的各種狀態，按照其原意翻譯成對應的輸出信號。有一些解碼器設有一個和多個使能控制輸入端，又成為片選端，用來控制允許解碼或禁止解碼。

74138是一種3線—8線解碼器 ，三個輸入端CBA共有8種狀態組合（000—111），可譯出8個輸出信號Y0—Y7。這種解碼器設有三個使能輸入端，當G2A與G2B均為0，且G1為1時，解碼器處於工作狀態，輸出低電平。當解碼器被禁止時，輸出高電平。

❼ 三人表決器的邏輯圖

三人表決器的邏輯圖如下：

這個表決器的功能是當A、B、C三人表決某個提案時，兩人或兩人以上同意，提案通過，否則提案不通過。

這個邏輯圖涉及到數字電路的與非門。與門（英語：AND gate）又稱「與電路」、邏輯「積」、邏輯「與」電路。是執行「與」運算的基本邏輯門電路。有多個輸入端，一個輸出端。當所有的輸入同時為高電平（邏輯1）時，輸出才為高電平，否則輸出為低電平（邏輯0）。

非門（英文：NOT gate）又稱非電路、反相器、倒相器、邏輯否定電路，簡稱非門，是邏輯電路的基本單元。

(7)三人表決器電路圖擴展閱讀：

非門有一個輸入和一個輸出端。當其輸入端為高電平（邏輯1）時輸出端為低電平（邏輯0），當其輸入端為低電平時輸出端為高電平。也就是說，輸入端和輸出端的電平狀態總是反相的。非門的邏輯功能相當於邏輯代數中的非,電路功能相當於反相,這種運算亦稱非運算。

非門實現邏輯代數非的功能，即輸出始終和輸入保持相反。當輸入端為高電平（邏輯「1」）時，輸出端為低電平（邏輯「0」）；反之，當輸入端為低電平（邏輯「0」）時，輸出端則為高電平（邏輯「1」） 。

❽ 三人多數表決電路，與非門

分析：三人多數表決器本可以用三個二輸入與非門和一個三輸入與非門解決，但題目限定了二輸入與非門，因此實際解決兩個問題。其一限定用兩輸入與非門，其二實現多數表決功能。

一、多數表決器

1、根據題意設三個輸入變數A、B、C，輸出變數為Y。

2、建立邏輯關系：三變數比較簡單可以直接寫出邏輯表達式，如果不能就畫真值表（你後兩張圖片）。

真值表中輸入輸出的對應關系，輸入滿足輸出要求的項輸出為1。即表中輸入多於或等於2個1的輸出為1否則輸出為0。

3、根據真值表寫出邏輯表達式：輸出為1的都滿足要求，因此是或的關系。Y=A'BC+AB'C+ABC'+ABC

4、化簡：

(1)簡單的直接表達式化簡：

Y=A'BC+AB'C+ABC'+ABC=（A'+A）BC+AB'C+ABC'=BC+AB'C+ABC'

=B（C+AC'）+AB'C=BC+AB+AB'C=AB+BC+AC

(2)復雜的用卡諾圖化簡（略）

5、化簡結果用與非形式表示

Y=AB+BC+AC=[(AB+BC+AC)']'=[(AB)'(AC)'(BC)']'

由於限定了二輸入與非門，因此還需要把三輸入與非門轉換成二輸入與非門

二、轉換過程

為簡單期間，設：a=(AB)'，b=(AC)'，c=(BC)'

則：Y=[(AB)'(AC)'(BC)']'=(abc)'={a[(bc)']'}'

6、邏輯電路圖：