模擬電路時鍾

⑴ java 構造方法重載 模擬電子時鍾 5個構造方法，看不懂了，解釋下什麼意思

java源代碼中有幾個構造方法，那麼class文件中就有幾個初始化方法，編譯器會把第一部分與第二部分分別復制到每個初始化方法的前端，然後把初始化方法對應參數的構造方法的代碼復制到相應初始化方法中(這里說的復制其實應該說是編譯，不過為了讓你更好理解所以如此說).

那麼說初始化方法如何追述其父類的，這也關繫到初始化方法的結構，初始化方法的執行順序以及結構就如上所說，但是每個初始化方法的第一個執行指令就是調用另外一個初始化方法，這個初始化方法可能是自身類某個初始化方法，例如你的構造函數中第一句有類似this(...)這種語句，那麼初始化方法就會調用自身類的指定構造方法；如果你的構造方法中沒有指定構造方法調用，那麼初始化方法會默認調用父類無參數初始化方法，如果你的子類第一句為super(....),那麼初始化方法會調用父類指定初始化方法。這種調用過程會遞歸進行調用，直到這個類是java.lang.Object類。

調用初始化方法並不代表會生成對象，你的java代碼中出現new關鍵字加上構造方法的調用，只會生成一個對象，其父類對象不會生成，所以調用父類為抽象類的構造方法完全是合理的。而且初始化方法對於虛擬機來說只是一個名稱叫做"<init>"的普通方法，區別只是生成對象以後調用而已(sun 的jdk私有包中有繞過構造方法生成對象的方式，可以證明之上說法，具體如何我這里不陳述)。

⑵ 在模擬電路裡面怎麼通過數字的計時器來控制某個時間

數字的計時器是通過對標准時鍾脈沖計數來計時的，在充電器電路里可以用市電的頻率作為時鍾脈沖基準，用運放做一個50H過零檢測電路即可，簡單方案只要對變壓器次級低壓整流就行，或者用一片555集成塊做振盪器。
補充：
計數器有預置端子（管腳），可以預置計數值，開始計數時，計數器做減法計數（加法也行），計數器為零時，計數時間到，就會輸出一個控制（進位）脈沖，用控制脈沖去觸發下一級電路。如：市電做時鍾，20MS脈沖，減法計數器，預置500D(十進制)，定時10秒。

⑶ PROTEUS模擬電子時鍾LCD顯示,有4個功能鍵

可以參考：

http://hi..com/do_sermon/item/c8d1161d40768f10e3f98682

⑷ 什麼是時鍾對准系統（集成電路設計）

一種基於鎖相環的時鍾系統設計
上網時間 : 2003年09月13日

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本文介紹了一種基於CMOS工藝的高性能處理器時鍾系統設計，設計頻率為200MHz，VCO的相位雜訊為-110dBC/Hz@100kHz。作者詳細分析了鎖相環路的結構及組成，並介紹了消除雜訊的設計方法。VSPACE=12 HSPACE=12 ALT="圖1：鎖相環在時鍾產生中應用。">

鎖相環廣泛應用於時鍾系統設計中，其中包括相位同步以及時鍾倍頻等應用。通常，當晶元工作頻率高於一定頻率時，就需要消除由於晶元內時鍾驅動所引起的片內時鍾與片外時鍾間的相位差，嵌入在晶元內部的PLL可以消除這種時鍾延時。此外，很多晶元控制鏈邏輯需要佔空比為50%的時鍾，因此需要一個2倍於此的時鍾源，集成在晶元內部的PLL可以將外部時鍾合成為此時鍾源。

系統集成PLL可以從內部觸發，比從外部觸發更快且更准確，能有效地避免一些與信號完整性相關的問題。系統集成PLL的另一個顯著特點是通過調節位於鎖相環反饋迴路中的時鍾樹緩沖區中的參數，鎖相環能夠產生相對於參考輸入時鍾頻率不同倍率的內核時鍾，這種調節能確保晶元和外部介面電路之間快速同步和有效的數據傳輸。

在高性能處理器時鍾系統設計中，通常需要鎖相環產生片上時鍾。本文以一種200MHz的時鍾系統設計為實例介紹一種基於鎖相環的時鍾系統設計，其中輸入參考頻率是25MHz，相位雜訊為-100dBc/Hz@100kHz,壓控振盪器增益為380MHz/V,工作電壓為5V。模擬和測試結果表明該設計能滿足系統要求。

環路結構

以鎖相環為基礎的時鍾產生結構如圖1所示：外部25MHz的參考時鍾信號或匯流排時鍾(BusCLK)先進入到一個接收緩沖器，在進入鑒頻鑒相器(PFD)之前要經過一個分頻器，分頻系數為M1，得到圖1中φi，然後與從分頻器M6來的內部反饋信號Фo在PFD中比較，得到誤差信號Фe，它將作為電荷泵以及濾波網路的輸入，用以控制壓控振盪器(VCO)。VSPACE=12 HSPACE=12 ALT="圖2：鑒相器結構。">

VCO的輸出先經過M3分頻，再通過緩沖以後產生系統的主時鍾PClk。同時，主時鍾在進入分頻器M6之前先通過H樹形時鍾分布網路，最後返回鑒相器，這樣就形成了整個反饋迴路。從平衡的角度來看， PFD的兩個輸入必須在頻率和相位上保持一致，因此所得到的晶元內核時鍾和輸入的匯流排時鍾的比值fpclk/fbus必須與M6/M1相等。通過改變M6以及M1的值，可以得到輸入時鍾頻率的整數倍或者分數倍值。由於晶元要求時鍾不能出現漂移，所以輸出時鍾占空比以及系統的相位調整能力必須對環境以及工藝參數變化不敏感。VCO的輸出也可以切換到分頻器M5上，得到的輸出可作為二級高速緩存(L2)的時鍾。同理，fvco=M3×fpclk =M5×fL2CLK，二級緩存的輸出頻率也可以通過調整M3以及M1來得到理想的值。

環路構成分析

整個環路中包括鑒相器、濾波器、壓控振盪器、分頻器、共模抑制和鎖定檢測等模塊，以下介紹主要模塊的結構：

1. 鑒相器VSPACE=12 HSPACE=12 ALT="圖3：壓控振盪器結構。">

數字鑒頻鑒相器產生的輸出信號能夠表達頻率及相位相對超前或者滯後信息，然後送到電荷泵。復位信號到達以後，θi的每一個上升沿都觸發「UP」信號，直到θo的一個上升沿到達，這樣就結束UP的置位狀態轉入系統復位狀態。同樣，如果θo上升沿先於θi到達， 「DOWN」被置位，直到θi的一個上升沿到達，繼而轉入復位狀態。除非兩個輸入相位以及頻率非常接近，即進入所謂的「鑒相死區」，一般脈沖的寬度正比於兩個輸入之間的相差大小。鑒相器結構如圖2所示。

2. 壓控振盪器

壓控振盪器是鎖相環中關鍵部件，在實際應用中有很多種結構，圖3是一種常用的結構。其中D延遲單元是整個環路的關鍵部件，選擇單元M負責選擇不同的數據通道。

從圖3中可以看出，整個壓控振盪器是建立在一個帶有內部延遲單元的環形振盪器基礎上。與灌電流型以及電流調制型壓控振盪器相比較，此類差分環形振盪器非常廣泛地用在晶元時鍾發生電路中，同時內嵌延時單元的壓控振盪器有相對較低的VCO增益，所以非常適合於差分控制以及信號路徑上電路的實現。實驗表明，具有低增益內嵌延時單元的振盪器的「抖動」明顯比高增益環小很多，因為在低增益結構中雜訊很容易解耦。振盪器內嵌延遲環節的工作頻率一般有一定限制，為確保環路單調性，一般上下限之比必須小於2:1，但也可以通過選擇適當的分頻器比例系數，或者在VCO的信號路徑上增加編程能力來有效提高其工作頻率范圍。VSPACE=12 HSPACE=12 ALT="圖4：VCO的雜訊曲線。">

壓控振盪器的頻率范圍取決於路徑上最長、最短延時，如圖3所示，外圍虛線框表示最大頻率fh的路由，它歷經3個延時單元D以及一個選擇單元M，內虛線框表示最小頻率fl的路由,它的路徑包括6個延時單元D以及一個選擇單元M，不同單元的選擇同時會影響壓控振盪器的增益以及環路中心頻率。頻率范圍可以用多路開關來選擇不同延時路徑來單獨確定，從而非常靈活地調節VCO的頻率范圍，遠超於由VCO增益所決定的頻率范圍。

圖3中的延遲單元及選擇單元可以建立在PMOS型源耦合差分放大器基礎上，該類型放大器帶有NMOS型負載，它同時能實現壓控擺幅調整，主要通過調整電壓及改變有效負載線來實現。電流源的高阻態增加了對源耦合部件的電源雜訊抑制，同時，N阱也有效地隔離了P型襯底上的大量雜訊，增加系統噪音抑制性能。

模擬結果

使用Cadence中的SpectreRF對所設計電路進行模擬，利用0.6μm，3V/5V，雙多晶(Double Poly)、雙鋁(Double Metal)CMOS工藝參數。VCO是鎖相環中關鍵模塊，對VCO做PSS以及PNoise分析，可得到其相位雜訊圖形，如圖4所示，在100kHz處相位雜訊近似為－110dBc/Hz。圖5是VCO的增益曲線，增益約為380MHz/V，有較好的線性度。

設計總結

由於鎖相環中包含模擬電路，雜訊干擾也是設計中需要克服的問題。大型數字電路翻轉所產生的電源雜訊影響鎖相環中模擬電路的工作，輸出的時鍾周期將會因為電源雜訊或者其它干擾源(例如MOS管的熱雜訊)的影響而改變，通常把它稱為輸出「抖動」。時鍾抖動將直接影響到集成電路最高的運行頻率，因為它將減少可用的時鍾周期。隨著可用時鍾周期減少，在關鍵路徑上的數字電路在一個周期內得不到足夠長的時間來處理數據，直接導致所謂 「關鍵路徑錯誤」。此外，有大功率晶元干擾或者數模混合電路共襯底時，電源雜訊的影響更加明顯。VSPACE=12 HSPACE=12 ALT="圖5：VCO的增益曲線。">

頻率為fm的雜訊源在輸出端引起的頻率偏差Δfout以及相位偏差Δθout可以表示為:

Δθout=Δfout/fm

高頻雜訊和低頻雜訊因產生機理不同而體現出來的性能也相差很大,所以在不同的應用場合對其採取的抑制方式也不一樣。低頻雜訊一般包括電源紋波、電阻和晶體管隨機熱雜訊、晶體管隨機閃變雜訊等。高頻雜訊主要是來自數字電路的高速翻轉以及晶元控制部件的快速切換，在晶元時鍾設計中，該類型雜訊佔主導地位。高頻雜訊因為其頻率比較高，所產生的相位偏移Δθout比較小，一般高頻雜訊用周期性的「抖動」來描述。

經典的鎖相環路中包含有模擬電路，因此對雜訊非常敏感，對於片上集成的鎖相環路一般採用以下措施來消除雜訊：

1. 用電源和地線包圍整個鎖相環。地線圈能夠使鎖相環周圍的襯底電位保持穩定，恆定的襯底電位能夠抑制雜訊，而輸入輸出單元以及其它邏輯電路引入的雜訊大部分是通過襯底耦合引入的。

2. 將鎖相環路的電源線與晶元其它系統的電源線分離。因為經常在邏輯電路部分或者介面電路部分出現瞬間大電流，導致主電源的電位不斷變化。電源電壓不斷變化將影響鎖相環雜訊抑制功能，所以在設計鎖相環路的電源以及地時，應該考慮將主電源部分與鎖相環電源部分分離，並且都用單獨的引腳給出。

3. 把鎖相環路的輸入引腳放置在鎖相環路旁邊，以免其受到電源波動以及其它干擾的影響。

⑸ 用C語言編寫一個模擬windows自帶的電子時鍾程序

1.這是用windows api寫的程序。所以要求是純c的話就沒有辦法了
2.其中定時用了兩種方法。一種是用取消息。另一種是延時隊列。這里只使用了取消息的方法。延時隊列由於我機器上是vc6.0，CreateTimerQueue在本人機器上無法使用，需要新的sdk，所以沒有加以驗證，但取消息的方式是可行的。
3.稍稍驗證了下，基本滿足要求。

⑹ 用單片機怎麼做一個模擬時鍾電路

用單片機內部定時器做基本計數，然後按照時鍾的進率做就可以了，如果想顯示出來接個LED或LCD顯示板，不想接出來直接做個串口通信，直接發到PC上觀察就行了

⑺ 求救，誰有數字電路實驗設計一個數字時鍾的Multisim模擬電路圖重金重寫

這個之前做過的 網上也有類似資料 可以交流下

⑻ 時鍾電路的工作原理以及作用是什麼菜鳥求解釋

時鍾電路的工作原理是單片機外部接上振盪器（也可以是內部振盪器）提供高頻脈沖經過分頻處理後，成為單片機內部時鍾信號，作為片內各部件協調工作的控制信號。作用是來配合外部晶體實現振盪的電路，這樣可以為單片機提供運行時鍾。

以MCS一5l單片機為例隨明：MCS一51單片機為l2個時鍾周期執行一條指令。也就是說單片機運行一條指令，必須要用r2個時鍾周期。沒有這個時鍾，單片機就跑不起來了，也沒有辦法定時和進行和時間有關的操作。

時鍾電路是微型計算機的心臟，它控制著計算機的二個節奏。CPU就是通過復雜的時序電路完成不同的指令功能的。

MCS一51的時鍾信號可以由兩種方式產生：一種是內部方式，利用晶元內部的振盪電路，產生時鍾信號：另一種為外部方式，時鍾信號由外部引入。

如果沒有時鍾電路來產生時鍾驅動單片機，單片機是無法工作的。

(8)模擬電路時鍾擴展閱讀

在內部方式時鍾電路中，必須在XTAL1和XTAL2引腳兩端跨接石英晶體振盪器和兩個微調電容構成振盪電路，通常C1和C2一般取30pF，晶振的頻率取值在1.2MHz～12MHz之間。

對於外接時鍾電路，要求XTAL1接地，XTAL2腳接外部時鍾，對於外部時鍾信號並無特殊要求，只要保證一定的脈沖寬度，時鍾頻率低於12MHz即可。

晶體振盪器的振盪信號從XTAL2端送入內部時鍾電路，它將該振盪信號二分頻，產生一個兩相時鍾信號P1和P2供單片機使用。

時鍾信號的周期稱為狀態時間S，它是振盪周期的2倍，P1信號在每個狀態的前半周期有效，在每個狀態的後半周期P2信號有效。CPU就是以兩相時鍾P1和P2為基本節拍協調單片機各部分有效工作的。

⑼ C++程序設計，設計類結構，模擬電子時鍾的行走，在屏幕上顯示一個活動時鍾

已經是一個小項目了 100分 有人願意做么 我觀望。。

⑽ 急求 ： 單片機電子時鍾的設計與製作 的實訓任務！！

這些元件表明這課題是一個極為傳統的電路，你看看最基本的單片機電路即可。主要難點是如何得到精確的時間。