數字電路與邏輯設計實驗

⑴ 數字電路與邏輯設計 實驗求大佬解釋怎麼做步驟！！類似實驗報告！！要電路圖~~

設A,B,C,D分別為8m,10m,12m,14m水位檢測器傳來的信號，1=浸過水位，0=未過水位；水位永遠不會達到14m，所以D永遠是0，可以省略；又如果C=1,A和B都不可能是0，B=1一樣,A不可能是0；設F1,F2,F3分別為綠,黃,紅燈的輸出，1=亮，0=滅；列出A,B,C的真值表，刪走不可能出現情況，得出F1,F2,F3的邏輯函數方程，簡化等效轉換為提供的門電路就可以。

⑵ 求助一份《數字電路與邏輯設計》的實驗報告

?????

⑶ 大一 數字電路與邏輯設計 實驗題：設計一個用與非門構成的三人表決器。 要求：1.寫出邏輯門可

⑷ 數字電路與邏輯設計實驗報告

我們組依然同時設計了555和晶振兩個信號產生電路。（本實驗報告中著重按照原方案設計的555電路進行說明） 4、 系統設計框圖數字式計時器一般由振盪器、分頻器

⑸ 數字電路與邏輯設計，求答案

1.
選b，電路圖明顯表示：如果y=1，選x，否則選z，那麼肯定就是xy+y（非）z。所以答案是b了。
2.
選a，現在的門延遲主要是ns（就是納秒）為單位的。像工藝發展到65納米的話，基本與非門延遲都是以皮秒為單位了。
3.
選c，猜的，但是應該沒錯，呵呵。
4.
選a，因為cmos上下兩個mos管同時只有一個是通的，所以其消耗功率最小。
5.
選c，mos管在狀態轉化的時候功耗最小，不管其處於0還是1狀態（斷和通）。它都是靜態，mos的靜態功耗非常的小。
6.
選c，網上搜索的。
7.
選b，這題就是「扇出」的標準定義。

多選：
1.
選a，b：
通用邏輯門有：反相器（非門），與非門，或非門。
2.
選a，b，d：a是「與非門」，只要有一個輸入是0，輸出就是1，1就是高電平。
b是「與門」，至少有一個輸入是0，那麼輸出就是1，現在兩個輸入都是1，則輸出是1。
c是「或非門」，至少有一個輸入為1，則輸出就是0，現在兩個輸入都是1，輸出就更是0了。d是「異或門」，只要兩個輸入電平不一樣，那麼輸出就是1。這里0就是低電平（0），1就是高電平（5v）。

簡答：
從左到右，從上到下，為mos管編號，a,b,c,d,e,f。其中a,b,e是pmos，剩下的是nmos。
pmos的特性是，只要輸入為0就導通，否則關斷。nmos正好相反，輸入是0導通，否則關斷。
這樣的話，先看e和f，這兩個mos組成了一個標准反相器。就是說輸出f是這兩個管子輸入信號（假設叫點a）取反。
再看其他的吧，abcd組成的是一個標準的與非門，只有當輸入信號a=b=1時，nmos管c和d都導通，導致輸出（剛才說的點a）接地，因為cd都導通，相當於接地，所以點a接地。
從標准邏輯來看，兩個輸入都為1，輸出為0。這個是標准與非門的邏輯功能。
綜上所述，f=a&b。也就是說輸出=a與b

⑹ 數字電路與邏輯設計作業題

1.B周期是6
2.B沒有內部時鍾,需要外加時鍾

⑺ 數字電路與邏輯設計。題目如下圖。

2-16)

由上到下4個三態門a,b,c,d

輸入A,C,a,b為一組決定輸出Y1，當C=1，a="使能"將A的時態傳到Y1，b="高阻抗"不影響Y1，又當C=0，a=高阻抗不影響Y1，b="使能"將A的反相時態傳到Y1。

輸入B,C和c,d為一組決定輸出Y2，當C=1，c="使能"將B的反相時態傳到Y2，d="高阻抗"不影響Y2，又當C=0，c=高阻抗不影響Y2，d="使能"將B的反相時態傳到Y2，亦即無論C是什麼時態，Y2都等如B的反相。

⑻ 使用與非門設計一個十字路口交叉電路（數字電路與邏輯設計實驗）

1）F = A*B = ( (A*B)' )'
就是兩個信號與非後，再把輸出與非；
2）F = A'B'C'D' = ( ( A'B'C'D' )' )'
就是4個信號先各自與非一次後，再把4個輸出與非兩次；
3）不是很明白你說的【而cd不是全有感測信號】是什麼意思