⑴ 單片機抗干擾研究的主要是什麼問題
太倉科翔磁環，專業生產抗干擾磁環。
數字電路、單片機的抗干擾設計
在電子系統設計中，為了少走彎路和節省時間，應充分考慮並滿足抗干擾性 的要求，避免在
設計完成後再去進行抗干擾的補救措施。形成干擾的基本要素有三個：
（1）干擾源，指產生干擾的元件、設備或信號，用數學語言描述如下：/dt， di/dt大的地
方就是干擾源。如：雷電、繼電器、可控硅、電機、高頻時鍾等都可 能成為干擾源。
（2）傳播路徑，指干擾從干擾源傳播到敏感器件的通路或媒介。典型的干擾傳 播路徑是通過
導線的傳導和空間的輻射。
（3）敏感器件，指容易被干擾的對象。如：A/D、D/A變換器，單片機，數字IC， 弱信號放大
器等。
抗干擾設計的基本原則是：抑制干擾源，切斷干擾傳播路徑，提高敏感器件的 抗干擾性能。
（類似於傳染病的預防）
1 抑制干擾源
抑制干擾源就是盡可能的減小干擾源的/dt，di/dt。這是抗干擾設計中最優 先考慮和最重要的原則，常常會起到事半功倍的效果。 減小干擾源的/dt主要是通過在干擾源兩端並聯電容來實現。減小干擾源的di/dt則是在干擾源迴路串聯電感或電阻以及增加續流二極體來實現。
抑制干擾源的常用措施如下：
（1）繼電器線圈增加續流二極體，消除斷開線圈時產生的反電動勢干擾。僅加 續流二極體會使繼電器的斷開時間滯後，增加穩壓二極體後繼電器在單位時間內可動作更多的次數。
（2）在繼電器接點兩端並接火花抑制電路（一般是RC串聯電路，電阻一般選幾K 到幾十K，電容選0.01uF），減小電火花影響。
（3）給電機加濾波電路，注意電容、電感引線要盡量短。
（4）電路板上每個IC要並接一個0.01μF～0.1μF高頻電容，以減小IC對電源的 影響。注意高頻電容的布線，連線應靠近電源端並盡量粗短，否則，等於增大了電容的等效串聯電阻，會影響濾波效果。
（5）布線時避免90度折線，減少高頻雜訊發射。
（6）可控硅兩端並接RC抑制電路，減小可控硅產生的雜訊（這個雜訊嚴重時可能會把可控硅擊穿的）。
按干擾的傳播路徑可分為傳導干擾和輻射干擾兩類。
所謂傳導干擾是指通過導線傳播到敏感器件的干擾。高頻干擾雜訊和 有用信號的頻帶不同，可以通過在導線上增加濾波器的方法切斷高頻干擾雜訊的傳播，有時也可加隔離光耦來解決。電源雜訊的危害最大， 要特別注意處理。所謂輻射干擾是指通過空間輻射傳播到敏感器件的干擾。 一般的解決方法是增加干擾源與敏感器件的距離，用地線把它們隔離和在敏感器件上加蔽罩。
2 切斷干擾傳播路徑的常用措施如下：
（1）充分考慮電源對單片機的影響。電源做得好，整個電路的抗干擾就解決了一大半。許多單片機對電源雜訊很敏感, 要給單片機電源加濾波電路或穩壓器，以減小電源雜訊對單片機的干擾。比如，可以利用磁珠和電容組成π形濾波電路，當然條件要求不高時也可用100Ω電阻代替磁珠。
（2）如果單片機的I/O口用來控制電機等雜訊器件，在I/O口與雜訊源之間應加隔離（增加π形濾波電路）。 控制電機等雜訊器件，在I/O口與雜訊源之間應加隔離（增加π形濾波電路）。
（3）注意晶振布線。晶振與單片機引腳盡量靠近，用地線把時鍾區隔離起來，晶振外殼接地並固定。此措施可解決許多疑難問題。
（4）電路板合理分區，如強、弱信號，數字、模擬信號。盡可能把干擾源 （如電機，繼電器）與敏感元件（如單片機）遠離。
（5）用地線把數字區與模擬區隔離，數字地與模擬地要分離，最後在一點接於電源地。A/D、D/A晶元布線也以此為原則，廠家分配A/D、D/A晶元 引腳排列時已考慮此要求。
（6）單片機和大功率器件的地線要單獨接地，以減小相互干擾。 大功率器件盡可能放在電路板邊緣。
（7）在單片機I/O口，電源線，電路板連接線等關鍵地方使用抗干擾元件 如磁珠、磁環、電源濾波器，屏蔽罩，可顯著提高電路的抗干擾性能。
3 提高敏感器件的抗干擾性能
提高敏感器件的抗干擾性能是指從敏感器件這邊考慮盡量減少對干擾雜訊 的拾取，以及從不正常狀態盡快恢復的方法。
提高敏感器件抗干擾性能的常用措施如下：
（1）布線時盡量減少迴路環的面積，以降低感應雜訊。
（2）布線時，電源線和地線要盡量粗。除減小壓降外，更重要的是降低耦合雜訊。
（3）對於單片機閑置的I/O口，不要懸空，要接地或接電源。其它IC的閑置 端在不改變系統邏輯的情況下接地或接電源。
（4）對單片機使用電源監控及看門狗電路，如：IMP809，IMP706，IMP813，X25043，X25045等，可大幅度提高整個電路的抗干擾性能。
（5）在速度能滿足要求的前提下，盡量降低單片機的晶振和選用低速數字 電路。
（6）IC器件盡量直接焊在電路板上，少用IC座。
⑵ PCB EMC分析理論基礎85 EMC測試與PCB EMC設計的關系85 PCB EMC設計必備理論 跪求。
太倉科翔磁環--抗EMI真專家
印刷電路板的抗干擾設計原則
一 電源線布置：
1、根據電流大小，盡量調寬導線布線。
2、電源線、地線的走向應與資料的傳遞方向一致。
3、在印製板的電源輸入端應接上10~100μF的去耦電容。
二 地線布置：
1、數字地與模擬地分開。
2、接地線應盡量加粗，致少能通過3倍於印製板上的允許電流，一般應達2~3mm。
3、接地線應盡量構成死循環迴路，這樣可以減少地線電位差。
三 去耦電容配置：
1、印製板電源輸入端跨接10~100μF的電解電容，若能大於100μF則更好。
2、每個集成晶元的Vcc和GND之間跨接一個0.01~0.1μF的陶瓷電容。如空間不允許，可為每4~10個晶元配置一個1~10μF的鉭電容。
3、對抗噪能力弱，關斷電流變化大的器件，以及ROM、RAM，應在Vcc和GND間接去耦電容。
4、在單片機復位端「RESET」上配以0.01μF的去耦電容。
5、去耦電容的引線不能太長，尤其是高頻旁路電容不能帶引線。
四 器件配置：
1、時鍾發生器、晶振和CPU的時鍾輸入端應盡量靠近且遠離其它低頻器件。
2、小電流電路和大電流電路盡量遠離邏輯電路。
3、印製板在機箱中的位置和方向，應保證發熱量大的器件處在上方。
五 功率線、交流線和信號線分開走線
功率線、交流線盡量布置在和信號線不同的板上，否則應和信號線分開走線。
六 其它原則：
1、匯流排加10K左右的上拉電阻，有利於抗干擾。
2、布線時各條地址線盡量一樣長短，且盡量短。
3、PCB板兩面的線盡量垂直布置，防相互干擾。
4、去耦電容的大小一般取C=1/F，F為數據傳送頻率。
5、不用的管腳通過上拉電阻（10K左右）接Vcc，或與使用的管腳並接。
6、發熱的元器件（如大功率電阻等）應避開易受溫度影響的器件（如電解電容等）。
7、採用全解碼比線解碼具有較強的抗干擾性。
為扼制大功率器件對微控制器部分數字元元電路的干擾及數字電路對模擬電路的干擾，數字地`模擬地在接向公共接地點時，要用高頻扼流環。這是一種圓柱形鐵氧體磁性材料，軸向上有幾個孔，用較粗的銅線從孔中穿過，繞上一兩圈,這種器件對低頻信號可以看成阻抗為零,對高頻信號干擾可以看成一個電感..(由於電感的直流電阻較大,不能用電感作為高頻扼流圈).
當印刷電路板以外的信號線相連時，通常採用屏蔽電纜。對於高頻信號和數字信號，屏蔽電纜的兩端都接地，低頻模擬信號用的屏蔽電纜，一端接地為好。
對雜訊和干擾非常敏感的電路或高頻雜訊特別嚴重的電路，應該用金屬罩屏蔽起來。鐵磁屏蔽對500KHz的高頻雜訊效果並不明顯，薄銅皮屏蔽效果要好些。使用鏍絲釘固定屏蔽罩時，要注意不同材料接觸時引起的電位差造成的腐蝕
七用好去耦電容
集成電路電源和地之間的去耦電容有兩個作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻雜訊。數字電路中典型的去耦電容值是0.1μF。這個電容的分布電感的典型值是5μH。0.1μF的去耦電容有5μH的分布電感，它的並行共振頻率大約在7MHz左右，也就是說，對於10MHz以下的雜訊有較好的去耦效果，對40MHz以上的雜訊幾乎不起作用。
1μF、10μF的電容，並行共振頻率在20MHz以上，去除高頻雜訊的效果要好一些。
每10片左右集成電路要加一片充放電電容，或1個蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜捲起來的，這種捲起來的結構在高頻時表現為電感。要使用鉭電容或聚碳酸酯電容。
去耦電容的選用並不嚴格，可按C=1/F，即10MHz取0.1μF,100MHz取0.01μF。
在焊接時去耦電容的引腳要盡量短，長的引腳會使去耦電容本身發生自共振。例如1000pF的瓷片電容引腳長度為6.3mm時自共振的頻率約35MHz，引腳長12.6mm時為32MHz。
八降低雜訊和電磁干擾的經驗
印刷電路板的抗干擾設計原則
1.可用串個電阻的辦法，降低控制電路上下沿跳變速率。
2.盡量讓時鍾信號電路周圍的電勢趨近於0，用地線將時鍾區圈起來，時鍾線要盡量短。
3.I/O驅動電路盡量靠近印製板邊。
4.閑置不用的門電路輸出端不要懸空，閑置不用的運放正輸入端要接地，負輸入端接輸出端。
5.盡量用45°折線而不用90°折線, 布線以減小高頻信號對外的發射與耦合。
6.時鍾線垂直於I/O線比平行於I/O線干擾小。
6.元件的引腳要盡量短。
8.石英晶振下面和對雜訊特別敏感的元件下面不要走線。
9.弱信號電路、低頻電路周圍地線不要形成電流環路。
10. 需要時，線路中加鐵氧體高頻扼流圈，分離信號、雜訊、電源、地。
印製板上的一個過孔大約引起0.6pF的電容；一個集成電路本身的封裝材料引起2pF~10pF的分布電容；一個線路板上的接插件，有520μH的分布電感；一個雙列直插的24引腳集成電路插座，引入4μH~18μH的分布電感。