3分頻電路

⑴ 奇數分頻電路!要求占空比為50%.比如3分頻,

上面是JK,下是面是D,這個是三分頻,五分頻沒研究過,應該差不多的.沒記錯的話,如果要佔空比為50%,再加個一樣的結構,不過改成下降沿觸發,最後把兩個輸出相或

⑵ 求一個占空比50%的三分頻電路圖

先採用CD4017計數器做個六分頻的，然後用D觸發器做個二分頻的，以獲得占空比50%的輸出信號；當然可以採用其他計數器來得到六分頻信號，只是還需要增加一些門電路才可；

⑶ 實際IC中的50%占空比3分頻器電路怎麼做

思路：
1）D觸發器構成的二分頻電路，輸出波形總是占空比=50%；
2）因此可以先把輸入信號進行二倍頻，再二分頻即可；
3）信號的三分頻，可以採用兩個D觸發器構成，或者採用CD4017；

⑷ 求PLC三分頻電路梯形圖（三菱的）

如圖所示，第一個圖是三分頻的時序圖，第二個是PLC梯形內圖，根據時序圖結合程序可以容看出，當X0第一次為ON，C0=1，Y0輸出；X0第一次為OFF，C0=2，Y0輸出；X0第二次為ON，C0=3，Y0輸出；X0第二次為OFF，C0=4，Y0不輸出；X0第三次為ON，C0=5，Y0不輸出；X0第三次為OFF，C0=6，Y0不輸出，同時復位C0。一切回到初始狀態了，當X0第四次為ON就和第一次一樣了。如此重復。就做到三分頻了。

望採納。。。。。

⑸ 觸發器做三分頻 五分頻電路 怎麼做

使用74LS90或74ls290,

當R0(1)、R0(2)均為「」；S9(1)、S9(2)中有「0」時，實現非同步清零功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝0,0,0,0。

當S9(1)、S9(2)均為「1」；R0(1)、R0(2)中有「0」時，實現置9功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1。

那麼很簡單了,信號接入cp1(選擇5進制計數器,q3q2q1表示5進制計數器計算出來的值),同時信號也接入cp0(使q0成為二進制計數器),

當來第一次脈沖的下降沿時,74ls90的q3q2q1狀態為001,q0狀態為1.把q0接S9(1)、q1接S9(2).把R0(1)接地,R0(2)接地.

使第二次脈沖的下降沿時實現置9功能,此時狀態QD(Q3),QC(Q2),QB(Q1),＝1,0,0.觀察可知按照二進制的100等於4.此時QA(Q0)=1。觀察可知QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1按照二進制的1001等於9,

第三次脈沖的下降沿時,74ls90的q3q2q1q1q0狀態為0,0,0,0,(參考74ls290真值表)

那麼第四個脈沖的下降沿到來時q3q2q1q0狀態為0,0,1,1

第五次1001

第六次0000

第七次0011.以下以此循環.

好了,很明顯每三次高電平輸入cp1和cp0,q3就能輸出了1次(第2次)高電平,q3剛好是三進制計數器,那麼q3也就是三分頻器了(注意:假設輸入信號的高低電平的占空比為50%,q3輸出的占空比只有33.333%,即1/3)

5分頻就更簡單了,把S9(1)接地、S9(2)接地.把R0(1)接地,R0(2)接地.信號接入cp1(選擇5進制計數器)

很明顯每5次高電平輸入cp1,q3就能輸出了1次(第4次)高電平,q3剛好是五進制計數器,那麼q3也就是五分頻器了(注意:假設輸入信號高低電平的占空比為50%,q3輸出的占空比只有20%,即1/5)

⑹ 如何用Verilog實現3.5分頻電路

純粹的數字電路是不能實現3.5分頻的。不要求綜合的，Verilog可以實現。
大致思路是7分頻，然後分成2路信號：1路信號不變化，另一路延時180度，然後二個信號 相互與。
如果問FPGA如何我實現，可以使用時鍾管理單元的功能，具體方案如上，只是移相交給鎖相環了。
Verilog HDL是一種硬體描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬體的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬體描述語言，都是在20世紀80年代中期開發出來的。前者由Gateway Design Automation公司（該公司於1989年被Cadence公司收購）開發。兩種HDL均為IEEE標准。

⑺ 採用與非門和D觸發器設計一個三分頻電路，畫出相應的電路原理圖，並簡要說明電路的工作原理。

三分頻電路啊。。。。。。只有與非門和D觸發器么？。。。。
我記得應該還要計數器呢。。。不然咋分。。。。。。
或者鹵煮的意思是拿與非門搭一個161計數器出來？。。。

⑻ 求功放前級三分頻電路

如果都採用電感電容元件來構成的三分頻電路，那麼在原理上，與接喇叭的三分頻電路版是一樣的，權只是處於前級環境中，電壓、電流都沒有那麼大，電感可以做得小些；
在功放前完成三分頻，就得需要三個功放分別放大三個頻段信號；
你到網上去查查，低音功放電路，一般都把三個頻段的電路給畫出來的；

⑼ 求一個三分頻器線路圖

你要的三分頻器線路圖

⑽ 三分頻電路是什麼

從理論角度看，就是高通和低通濾波器的組合，詳情參考中國電子DIY有關資料。