門電路6

『壹』 利用兩片74LS160和必要的門電路構成六十進制計數器

採用同步計來數方式，個位計數器自的進位信號連接到十位計數器的使能端EP，或ET，或EP、ET的並聯；十位計數器計數到6時，Q1=Q2=1，用個2與非門連接，以產生清0信號，並連接兩個計數器的清0端；數據位（D0~D3）全部掛低電平，其餘計數器的輸入端，掛高電平；

『貳』 用D觸發器、門電路 設計帶有進位輸出端的六進制計數器，並檢查設計的電路能否自啟動。 求邏輯電路圖

三個D觸發器構成

『叄』 求六輸入或非門電路

六輸入端的或非門好像沒有現成的器件，但是你可以自己搭出來，用六支二極版管和權一支電阻搭成六輸入端或門（六支的正極作為輸入，它們的負極連在一起通過電阻接低電平），這六支二極體的負極就是六輸入端或門的輸出，把它再接到一個非門的輸入（如7404、CD4069），這非門的輸出就是六輸入或非門的輸出了。

『肆』 門電路中接地的問題，如圖6-4，為什麼說 L=A+B,流過VD1和VD2中的電流不是都流入地了嗎

A 或 B 輸出的電流在電阻上產生電壓，就是 L 的值。

『伍』 與門電路輸出高電平為什麼只有0.6V

對於TTL門電路來說，低電平電壓低於0.3V，高電平電壓高於2.4V 。 只有0.6V不合符數字電路的電平回要求。要麼晶元損壞答了，要麼輸出端後面接錯電路了。另外就是每個門電路有帶負載的限制，數據手冊有扇出系數的概念，看下是否超出其帶負載大小了，不過一般很少人將一個輸出端接3個以上的負載。

『陸』 如何用8選1數字選擇器和門電路設計64選1數字選擇器

這種題目，原理其實很簡單，但是真要連接，卻又很麻煩，晶元太多了，連線也多，畫起來有點麻煩，這種題目真是很奇葩，實際應用能這么做嗎？
你說的意思差不多，8個8選1並聯，其實就第一級完成64選1，選出8個數字，後面再接一個，完成第二級8選1。
要完成64選1，需要6位地址線。
但要加一片74LS138解碼器，即前面的8個需要用解碼器來選片，8個選一個晶元工作。
前面8片接低3位地址，A2，A1，A0。高3位地址A5，A4，A3接解碼器，再接後面的8選1晶元的地址輸入ABC。
真要畫出這個邏輯圖，需要很耐心哪。

『柒』 用JK觸發器和門電路設計一個同步六進制加法計數器，寫出設計過程並畫邏輯圖

6進制同步置零計數器 Verilog代碼

mole counter（clk,reset,count）;

input clk,reset;

else

count<=count+1;

end

endmole

預置輸入先置0，取Q(N)的輸出做置數信號，在(N+1)的時鍾前沿內Q輸出同步歸零，這是完全容同步計數，是同步計數器的正確用法。比較兩種方法可知，設計N進制計數器時，清零法的反饋信號是（N+1），控制端是置零CR' ；置數法的反饋信號是 N ，控制端是置數LD' 。

(7)門電路6擴展閱讀：

對邊沿JK 觸發器歸納為以下幾點：

1、邊沿JK 觸發器具有置位、復位、保持（記憶）和計數功能；

2、邊沿JK 觸發器屬於脈沖觸發方式，觸發翻轉只在時鍾脈沖的負跳變沿發生；

3、由於接收輸入信號的工作在CP下降沿前完成，在下降沿觸發翻轉，在下降沿後觸發器被封鎖，所以不存在一次變化的現象,抗干擾性能好，工作速度快。

『捌』 用74ls161及必要的門電路設計一個六十進制計數器，並用MULTISUM模擬

採用同步計數方式，個位計數器的進位信號連接到十位計數器的使能端EP，或ET，或EP、ET的並聯；十位計數器計數到6時，Q1=Q2=1，用個2與非門連接，以產生清0信號，並連接兩個計數器的清0端；數據位（D0~D3）全部掛低電平，其餘計數器的輸入端，掛高電平；

『玖』 用74LS138和必要的門電路設計一個6節拍脈沖發生器，節拍為1ms的高電平

哥們一看就是華電的，數電實驗自主創新實驗我也在搜答案= =

『拾』 有會設計6輸入或門電路圖的嗎(只要2個門實現)

我一直都是從電池-石英鍾裡面取秒信號。
注意，石英鍾的線圈驅動，是用兩個圖騰柱輸出回驅動，答有一種音頻功放就是這種結構，每個圖騰柱有上下兩個串聯的開關，兩個圖騰柱的上下開關交替導通，每次導通的時間大約幾十毫秒。
要是從一個圖騰柱取信號，好像是兩秒一次，
從兩個圖騰柱取信號，經過或門，就是一秒一次脈沖。
再經過計數器，給定器，對前兩者符合判別的異或門，就能達到要求。