邏輯電路環

A. 邏輯門電路的注意事項

除OC門和三態門外普通門電路輸出不能並接，否則可能燒壞器件；門電路的輸出帶同專類門屬的個數不得超過扇出系數，否則可能造成狀態不穩定；在速度高時帶負載數盡可能少；門電路輸出接普通負載時，其輸出電流就小於IOLmax和IOHmax。4、工作及運輸環境問題：溫度、濕度、靜電會影響器件的正常工作。74系列TTL可工作在0～70℃而54系列為-40～125℃，這就是通常的軍品工作溫度和民品工作溫度的區別；在工作時應注意靜電對器件的影響，一般通過下面方法克服其影響：在運輸時採用防靜電包裝；使用時保證設備接地良好；測試器件是應先開機再加信號、關機時先斷開信號後關電源。

B. 邏輯控制無環流可逆系統消除環流的出發點是什麼

當可逆系統中一組晶閘管工作時（不論是整流工作還是逆變工作），用邏輯關系控制使另一組處於完全封鎖狀態，就可徹底斷開環流的同路，確保兩組晶閘管不同時工作

C. 什麼是邏輯無環流

1規律，事物的完成的序列。
2:事物流動的順序規則
3:事物傳遞信息，並得到解釋的過程
邏輯就是思維的規律，規則。邏輯學就是關於思維規

D. 數據結構圖的環和迴路有無區別

一、數據流向不同

1、環：圖中有個點最後通過邊能繞回該點即可。

2、迴路：有專指有向圖，從某點出發，最終又有邊回到該點，注意一個邊出一個邊入，如果某點只有輸出或輸入，那該點就沒有迴路。

二、結構不同

1、環：結構中存在關鍵字和K相等的記錄，則必定在f(K)的存儲位置上。

2、迴路：結點的有窮集合V和邊的集合E組成。

(4)邏輯電路環擴展閱讀

數據結構是指同一數據元素類中各數據元素之間存在的關系。數據結構分別為邏輯結構、存儲結構（物理結構）和數據的運算。數據的邏輯結構是從具體問題抽象出來的數學模型，是描述數據元素及其關系的數學特性的，有時就把邏輯結構簡稱為數據結構。

邏輯結構是在計算機存儲中的映像，形式地定義為（K，R）（或（D，S）），其中，K是數據元素的有限集，R是K上的關系的有限集。

根據數據元素間關系的不同特性，通常有下列四類基本的結構：集合結構。該結構的數據元素間的關系是「屬於同一個集合」。

線性結構。該結構的數據元素之間存在著一對一的關系。

樹型結構。該結構的數據元素之間存在著一對多的關系。

圖形結構。該結構的數據元素之間存在著多對多的關系，也稱網狀結構。

從上面所介紹的數據結構的概念中可以知道，一個數據結構有兩個要素。一個是數據元素的集合，另一個是關系的集合。在形式上，數據結構通常可以採用一個二元組來表示。

E. 時序邏輯電路的同步置數和非同步置數的區別

1、觸發器工作狀態不同：

（1）同步置數所有觸發器的時鍾端連在一起，即所有觸發器在同一時鍾作用下同步工作。

（2）非同步置數觸發器不在同一時鍾作用下同步工作。

2、時鍾脈沖CP作用不同：

（1）同步置數時鍾脈沖CP控制所有觸發器同步工作。

（2）非同步置數時鍾脈沖CP只觸發部分觸發器，其餘觸發器由電路內部信號觸發。

3、生效條件不同：

（1）同步置數輸入條件滿足，等待時鍾有效時刻生效。

（2）非同步置數與時鍾無關，輸入條件滿足，立即生效。

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時序邏輯電路的三種邏輯器件

時序邏輯電路應用很廣泛,根據所要求的邏輯功能不同進行劃分,它的種類也比較繁多。在具體的授課環節中,主要選取了應用較廣、具有典型時序邏輯電路特徵的三種邏輯器件進行比較詳細地介紹。

1、計數器

一般來說,計數器主要由觸發器組成，用以統計輸入計數脈沖CP的個數。計數器的輸出通常為現態的函數。計數器累計輸入脈沖的最大數目稱為計數器的「模」，用M表示。如M=6計數器，又稱六進制計數器。所以，計數器的「模」實際上為電路的有效狀態數 。

同步七進制加法計數器的邏輯圖計數器的種類很多，特點各異。主要分類如下：按計數進制可分為：二進制計數器，十進制計數器，任意進制計數器。按計數增減可分為:加法計數器，減法計數器，加/減計數器，又稱可逆計數器。按計數器中觸發器翻轉是否同步可分為：非同步計數器和同步計數器 。

2、寄存器

寄存器是存放數碼，運算結果或指令的電路,移位寄存器不但可存放數碼,而且在移位脈沖作用下，寄存器中的數碼可根據需要向左或向右移位。寄存器和移位寄存器是數字系統和計算機中常用的基本邏輯部件，應用很廣。

一個觸發器可存儲一位二進制代碼，n個觸發器可存儲n位二進制代碼。因此,觸發器是寄存器和移位寄存器的重要組成部分。對寄存器中的觸發器只要求它們具有置0或者置1功能即可，無論是用同步結構的觸發器，還是用主從結構或者邊沿觸發的觸發器，都可以組成寄存器 。

3、順序脈沖發生器

順序脈沖是指在每個循環周期內，在時間上按一定先後順序排列的脈沖信號。產生順序脈沖信號的電路稱為順序脈沖發生器。在數字系統中，常用以控制某些設備按照事先規定的順序進行運算或操作

參考資料來源：網路-時序邏輯電路

網路-同步置數

網路-時序電路

F. 閉環邏輯的解釋

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G. 與，或，非三種基本邏輯門電路符號是什麼樣

與，或，非三種基本邏輯門電路符號是：

H. verilog，為什麼設計組合電路時不能引入反饋

先舉個簡單例子
always @ (a)
a = a + 1;

組合邏輯「可以」有反饋 因為這段代碼可以被編譯和實現版 是組合電路
但是編權譯器肯定給出警告 因為這段代碼的結果沒有實際意義 根本不知道結果是多少（加法會執行幾次？）
但是並非所有的組合邏輯環都沒有實際意義 有些特定結構的運算用組合反饋來實現的結果是確定的 並且會比不用反饋的節省邏輯資源 (可以在google搜索vlsi.cs.ucf.e combinational circuit with feedback 讀第一個pdf)

I. 這個邏輯電路符號是什麼啊

像一個沒畫完整（沒標同相輸入端、和反相輸入端）的集成運算放大器的符號