『壹』 第一次做一电路，请大家给我点指导
可查查遥控车电原理图，或拆一个看看。
PCB布线
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的， 在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、 双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前， 可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定， 包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通， 然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。 并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了， 它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用， 还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会， 才能得到其中的真谛。
1 电源、地线的处理
既使在整个PCB板中的布线完成得都很好，但由于电源、 地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因， 现只对降低式抑制噪音作以表述：
（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm
对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)
（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。
2 数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。
数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。
3 信号线布在电（地）层上
在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其次才是地层。因为最好是保留地层的完整性。
4 大面积导体中连接腿的处理
在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样，可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。
5 布线中网络系统的作用
在许多CAD系统中，布线是依据网络系统决定的。网格过密，通路虽然有所增加，但步进太小，图场的数据量过大，这必然对设备的存贮空间有更高的要求，同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的，如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏，通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。
标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数，如：0.05英寸、0.025英寸、0.02英寸等。
6 设计规则检查（DRC）
布线设计完成后，需认真检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合印制板生产工艺的需求，一般检查有如下几个方面：
（1）、线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
（2）、电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）？在PCB中是否还有能让地线加宽的地方。
（3）、对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。
（4）、模拟电路和数字电路部分，是否有各自独立的地线。
（5）后加在PCB中的图形（如图标、注标）是否会造成信号短路。
（6）对一些不理想的线形进行修改。
（7）、在PCB上是否加有工艺线？阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
（8）、多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。
第二篇 PCB布局
在设计中，布局是一个重要的环节。布局结果的好坏将直接影响布线的效果，因此可以这样认为，合理的布局是PCB设计成功的第一步。
布局的方式分两种，一种是交互式布局，另一种是自动布局，一般是在自动布局的基础上用交互式布局进行调整，在布局时还可根据走线的情况对门电路进行再分配，将两个门电路进行交换，使其成为便于布线的最佳布局。在布局完成后，还可对设计文件及有关信息进行返回标注于原理图，使得PCB板中的有关信息与原理图相一致，以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新，使得能对电路的电气性能及功能进行板级验证。
--考虑整体美观
一个产品的成功与否，一是要注重内在质量，二是兼顾整体的美观，两者都较完美才能认为该产品是成功的。
在一个PCB板上，元件的布局要求要均衡，疏密有序，不能头重脚轻或一头沉。
--布局的检查
印制板尺寸是否与加工图纸尺寸相符？能否符合PCB制造工艺要求？有无定位标记？
元件在二维、三维空间上有无冲突？
元件布局是否疏密有序，排列整齐？是否全部布完？
需经常更换的元件能否方便的更换？插件板插入设备是否方便？
热敏元件与发热元件之间是否有适当的距离？
调整可调元件是否方便？
在需要散热的地方，装了散热器没有？空气流是否通畅？
信号流程是否顺畅且互连最短？
插头、插座等与机械设计是否矛盾？
线路的干扰问题是否有所考虑？
第三篇 高速PCB设计
（一）、电子系统设计所面临的挑战
随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。
当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。
（二）、什么是高速电路
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1／3），就称为高速电路。
实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。
信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于1/2的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。
（三）、高速信号的确定
上面我们定义了传输线效应发生的前提条件，但是如何得知线延时是否大于1/2驱动端的信号上升时间？ 一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。
PCB 板上每单位英寸的延时为 0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片，则最大布线长度为7.62mm。
设Tr 为信号上升时间， Tpd 为信号线传播延时。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≥Tr≥4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。
（四）、什么是传输线
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot，因为绝缘层的缘故，并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后，连线上的最终阻抗称为特征阻抗Zo。线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。如果传输线和接收端的阻抗不匹配，那么输出的电流信号和信号最终的稳定状态将不同，这就引起信号在接收端产生反射，这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小，直到信号的电压和电流达到稳定。这种效应被称为振荡，信号的振荡在信号的上升沿和下降沿经常可以看到。
（五）、传输线效应
基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应。
• 反射信号Reflected signals
• 延时和时序错误Delay & Timing errors
• 多次跨越逻辑电平门限错误False Switching
• 过冲与下冲Overshoot/Undershoot
• 串扰Inced Noise (or crosstalk)
• 电磁辐射EMI radiation
5.1 反射信号
如果一根走线没有被正确终结(终端匹配)，那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。当失真变形非常显著时可导致多种错误，引起设计失败。同时，失真变形的信号对噪声的敏感性增加了，也会引起设计失败。如果上述情况没有被足够考虑，EMI将显著增加，这就不单单影响自身设计结果，还会造成整个系统的失败。
反射信号产生的主要原因：过长的走线；未被匹配终结的传输线，过量电容或电感以及阻抗失配。
5.2 延时和时序错误
信号延时和时序错误表现为：信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。
通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因：驱动过载，走线过长。
5.3 多次跨越逻辑电平门限错误
信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式，即信号的振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因：过长的走线，未被终结的传输线，过量电容或电感以及阻抗失配。
5.4 过冲与下冲
过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护，但有时这些过冲电平会远远超过元件电源电压范围，损坏元器件。
5.5 串扰
串扰表现为在一根信号线上有信号通过时，在PCB板上与之相邻的信号线上就会感应出相关的信号，我们称之为串扰。
信号线距离地线越近，线间距越大，产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。
5.6 电磁辐射
EMI(Electro-Magnetic Interference)即电磁干扰，产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时，会对周围环境辐射电磁波，从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具，但EMI仿真器都很昂贵，仿真参数和边界条件设置又很困难，这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节，实现在设计各环节上的规则驱动和控制。
（六）、避免传输线效应的方法
针对上述传输线问题所引入的影响，我们从以下几方面谈谈控制这些影响的方法。
6.1 严格控制关键网线的走线长度
如果设计中有高速跳变的边沿，就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。
6.2 合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短，否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(Daisy Chain)布线和星形(Star)分布。
对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好。但这种走线方式布通率最低，不容易100%布通。实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt *0.1.
例如，高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。
星形拓扑结构可以有效的避免时钟信号的不同步问题，但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算，也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。
在上面的两个例子中使用了简单的终端电阻，实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗，但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。
串联电阻匹配终端不会产生额外的功率消耗，但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。 串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。
最后一种方式为分离匹配终端，这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号，并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。
此外，对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感，所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选：垂直方式和水平方式。
垂直安装方式中电阻的一条安装管脚很短，可以减少电阻和电路板间的热阻，使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移，在最坏的情况下电阻成为开路，造成PCB走线终结匹配失效，成为潜在的失败因素。
6.3 抑止电磁干扰的方法
很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路板的最外层信号的密度最小也是减少电磁辐射的好方法，这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响，这意味着缩小的电流回路，缩小的分支走线长度，而电磁辐射近似正比于电流回路的面积；同时小体积特征意味着高密度引脚封装器件可以被使用，这又使得连线长度下降，从而电流回路减小，提高电磁兼容特性。
6.4 其它可采用技术
为减小集成电路芯片电源上的电压瞬时过冲，应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。
当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时，其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容，而有的器件要求去耦电容距器件的距离要足够的小。
任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。
如果没有电源层，那么长的电源连线会在信号和回路间形成环路，成为辐射源和易感应电路。
走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射，同时自身也是敏感电路。闭环是一个必须考虑的问题，因为它产生的辐射与闭环面积近似成正比。
结束语
高速电路设计是一个非常复杂的设计过程，ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外，在进行高速电路设计时有多个因素需要加以考虑，这些因素有时互相对立。如高速器件布局时位置靠近，虽可以减少延时，但可能产生串扰和显著的热效应。因此在设计中，需权衡各因素，做出全面的折衷考虑；既满足设计要求，又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性，只有可控的，才是可靠的，也才能是成功的
电路板的印制：
热转印法：
硬 件：
1：一台用于产生高精度塑料碳粉阻焊层的打印输出设备，比如一台激光打印机或者一台复印机（复印机的话需要有复印原稿，原稿可以用喷墨打印机打印出来）。
2：一个能用的电熨斗。
3：一张不干胶贴纸的光滑底衬纸。
4：一定量的三氯化铁腐蚀液，根据板的大小而定。补充，有个量程在0～200度的数字温度计的话更好，高档数字万用表附带的也行。
软 件：低版本的PROTEL，比如PROTEL2.5中文版高版本的PROTEL，比如PROTEL99SE中文版甚至只是一个WIN自带的画图程序总之就是要一个能画图的软件即可 步骤：
第一步：利用一个能生成图像的软件生成一些图像文件，比如用低版本PROTEL组织SCH，再利用网络表生成相应PCB图,或用PowerPCB直接画PCB图（不会PROTEL、PowerPCB的话，甚至是WINDOWS的画笔程序也行），以备打印。
第二步：将PCB图打印到热转印纸上（JS所说的热转印纸就是不干胶纸的黄色底衬！）。
第三步：将打印好PCB的转印纸平铺在覆铜板上，准备转印。
第四步：用电熨斗加温（要很热）将转印纸上黑色塑料粉压在覆铜板上形成高精度的抗腐层。
第五步：电熨斗加温加压成功转印后的效果！若你经常搞，熟练了，很容易成功。
第六步：准备好三氯化铁溶液进行腐蚀。
第七步：效果还不错吧！注意不要腐蚀过度，腐蚀结束，准备焊接。
第八步：将焊盘铣刀装到台钻上，清理出焊盘部分，剩下的部分用于阻焊。
第九步：安装所需预定原件并焊接好。
注 意:
1：不要使电熨斗过热或者过凉，最佳温度是140～170之间，在这个温度范围以内，塑料碳粉的转移特性最佳
2：要等温度低一些以后再将转印纸揭下来，慢慢的揭，发现又没转印好的部分请再盖上
再次加温加压进行热转移。
3：一些实在有问题的部分（比如断线）请用油性碳素笔或者指甲油，油漆什么的进行补救一下不过这种情况不是很多
『贰』 关于集成电路的专业术语有那些，各位有谁知道啊
【集成电路(IC)】电子专业术语英汉对照加注解
电子专业英语术语
★rchitecture（结构）：可编程集成电路系列的通用逻辑结构。
★ASIC（Application Specific Integrated Circuit－专用集成电路）：适合于某一单一用途的集成电路产品。
★ATE（Automatic Test EQUIPment－自动测试设备）：能够自动测试组装电路板和用于莱迪思 ISP 器件编程的设备。
★BGA（Ball Grid Array－球栅阵列）：以球型引脚焊接工艺为特征的一类集成电路封装。可以提高可加工性，减小尺寸和厚度，改善了噪声特性，提高了功耗管理特性。
★Boolean Equation（逻辑方程）：基于逻辑代数的文本设计输入方法。
★Boundary Scan Test（边界扫描测试）：板级测试的趋势。为实现先进的技术所需要的多管脚器件提供了较低的测试和制造成本。
★Cell-Based PLD（基于单元的可编程逻辑器件）：混合型可编程逻辑器件结构，将标准的复杂的可编程逻辑器件（CPLD）和特殊功能的模块组合到一块芯片上。
★CMOS（Complementary Metal Oxide Semiconctor－互补金属氧化物半导体）：先进的集成电路★加工工艺技术，具有高集成、低成本、低能耗和高性能等特征。CMOS 是现在高密度可编程逻辑器件（PLD）的理想工艺技术。
★CPLD（Complex Programmable Logic Device－复杂可编程逻辑器件）：高密度的可编程逻辑器件，包含通过一个中央全局布线区连接的宏单元。这种结构提供高速度和可预测的性能。是实现高速逻辑的理想结构。理想的可编程技术是 E2CMOS?。
★Density （密度）：表示集成在一个芯片上的逻辑数量，单位是门（gate）。密度越高，门越多，也意味着越复杂。
★Design Simulation（设计仿真）：明确一个设计是否与要求的功能和时序相一致的过程。
★E2CMOS?（Electrically Erasable CMOS－电子可擦除互补金属氧化物半导体）：莱迪思专用工艺。基于其具有继承性、可重复编程和可测试性等特点，因此是一种可编程逻辑器件（PLD）的理想工艺技术。
★EBR（Embedded BLOCk RAM－嵌入模块RAM）：在 ORCA 现场可编程门阵列（FPGA）中的 RAM 单元，可配置成 RAM、只读存储器（ROM）、先入先出（FIFO）、内容地址存储器（CAM）等。
★EDA（Electronic Design Automation－电子设计自动化）：即通常所谓的电子线路辅助设计软件。
★EPIC （Editor for Programmable Integrated Circuit－可编程集成电路编辑器）：一种包含在 ★ORCA Foundry 中的低级别的图型编辑器，可用于 ORCA 设计中比特级的编辑。
★Explore Tool（探索工具）：莱迪思的新创造，包括 ispDS+HDL 综合优化逻辑适配器。探索工具为用户提供了一个简单的图形化界面进行编译器的综合控制。设计者只需要简单地点击鼠标，就可以管理编译器的设置，执行一个设计中的类似于多批处理的编译。
★Fmax：信号的最高频率。芯片在每秒内产生逻辑功能的最多次数。
★FAE（Field Application Engineer－现场应用工程师）：在现场为客户提供技术支持的工程师。
★Fabless：能够设计，销售，通过与硅片制造商联合以转包的方式实现硅片加工的一类半导体公司。
★Fitter（适配器）：在将一个设计放置到目标可编程器件之前，用来优化和分割一个逻辑设计的软件。
★Foundry：硅片生产线，也称为 fab。 FPGA（Field Programmable Gate Array－现场可编程门阵列）：高密度 PLD 包括通过分布式可编程阵列开关连接的小逻辑单元。这种结构在性能和功能容量上会产生统计变化结果，但是可提供高寄存器数。可编程性是通过典型的易失的 SRAM 或反熔丝工艺一次可编程提供的。
★"Foundry" ：一种用于ORCA 现场可编程门阵列（FPGA）和现场可编程单芯片系统（FPSC）的软件系统。
★FPGA（Field Programmable Gate Array－现场可编程门阵列）：含有小逻辑单元的高密度 PLD，这些逻辑单元通过一个分布式的阵列可编程开关而连接。这种体系结构随着性能和功能容量不同而产生统计上的不同结果，但是提供的寄存器数量多。其可编程性很典型地通过易失 SRAM 或者一次性可编程的反熔丝来体现。
★FPSC（Field Programmable System-on-a-Chip－现场可编程单芯片系统）：新一代可编程器件用于连接 FPGA 门和嵌入的 ASIC 宏单元，从而形成一芯片上系统的解决方案。
★GAL? （Generic Array Logic－通用阵列逻辑）：由莱迪思半导体公司发明的低密度器件系统。
★Gate（门）：最基本的逻辑元素，门数越多意味着密度越高。
★Gate Array（门阵列）：通过逻辑单元阵列连接的集成电路。由生产厂家定制，一般会导致非再生工程（NRE）消耗和一些设计冗余。
★GLB（Generic Logic BLOCk－通用逻辑块）：莱迪思半导体的高密度 ispPSI?器件的标准逻辑块。每一个 GLB 可实现包含输入、输出的大部分逻辑功能。
★GRP（Global Routing Pool－全局布线池）：专有的连接结构。能够使 GLBs 的输出或 I/O 单元输入与 GLBs 的输入连接。莱迪思的 GRP 提供快速，可预测速度的完全连接。
★High Density PLD（高密度可编程逻辑器件）：超过 1000 门的 PLD。
★I/O Cell（Input/Output Cell－输入/输出单元）：从器件引脚接收输入信号或提供输出信号的逻辑单元。
★ISPTM（In-System Programmability－在系统可编程）：由莱迪思首先推出，莱迪思 ISP 产品可以在系统电路板上实现编程和重复编程。ISP 产品给可编程逻辑器件带来了革命性的变化。它极大地缩短了产品投放市场的时间和产品的成本。还提供能够对在现场安装的系统进行更新的能力。
★ispATETM：完整的软件包使自动测试设备能够实现：
1）利用莱迪思 ISP 器件进行电路板测试和
2）编程 ISP 器件。
★ispVM EMBEDDEDTM：莱迪思半导体专用软件由 C 源代码算法组成，用这些算法来执行控制编程莱迪思 ISP 器件的所有功能。代码可以被集成到用户系统中，允许经由板上的微处理器或者微控制器直接编程 ISP 器件。
★ispDaisy Chain Download SOFtware （isp菊花链下载软件）：莱迪思半导体专用器件下载包，提供同时对多个在电路板上的器件编程的功能。
★ispDSTM：莱迪思半导体专用基于 Windows 的软件开发系统。设计者可以通过简单的逻辑公式或莱迪思 - HDL 开发电路，然后通过集成的功能仿真器检验电路的功能。整个工具包提供一套从设计到实现的方便的、低成本和简单易用的工具。
★ispDS+TM：莱迪思半导体兼容第三方HDL综合的优化逻辑适配器，支持PC和工作站平台。IspDS+ 集成了第三方 CAE 软件的设计入口和使用莱迪思适配器进行验证，由此提供了一个功能强大、完整的开发解决方案。第三方 CAE 软件环境包括：Cadence， Date I/O-Synario，Exemplar Logic，ISDATA， Logical Devices，Mentor Graphics，OrCAD， Synopsys，Synplicity 和 Viewlogic。
★isPGAL?：具有在系统可编程特性的 GAL 器件
★ispGDSTM：莱迪思半导体专用的 ISP 开关矩阵被用于信号布线和 DIP 开关替换。
★ispGDXTM：ISP 类数字交叉点系列的信号接口和布线器件。
★ispHDLTM：莱迪思开发系统，包括功能强大的 VHDL 和 Verilog HDL 语言和柔性的在系统可编程。完整的系统包括：集成了 Synario， Synplicity 和 Viewlogic 的综合工具，提供莱迪思 ispDS+ HDL 综合优化逻辑适配器。
★ispLSI?：莱迪思性能领先的 CPLD 产品系列的名称。世界上最快的高密度产品，提供非易失的，在系统可编程能力和非并行系统性能。
★ispPAC?：莱迪思唯一的可编程模拟电路系列的名称。世界上第一个真正的可编程模拟产品，提供无与伦比的所见即所得（WYSIYG）逻辑设计结果。
★ispSTREAMTM：JEDEC 文件转化为位封装格式，节省原文件1/8 的存储空间。
★ispTATM：莱迪思静态时序分析器，是 ispDS+ HDL 综合优化逻辑适配器的组成部分。包括所有的功能。使用方便，节省了大量时序分析的代价。设计者可以通过时序分析器方便地获得任何莱迪思 ISP 器件的引脚到引脚的时序细节。通过一个展开清单格式方便地查看结果。
★ispVHDLTM：莱迪思开发系统。包括功能强大的 VHDL 语言和灵活的在系统可编程。完整的系统工具包括 Synopsys，Synplicity 和 Viewlogic，加上 ispDS+ HDL 综合优化逻辑适配器。
★ispVM System：莱迪思半导体第二代器件下载工具。是基于能够提供多供应商的可编程支持的便携式虚拟机概念设计的。提高了性能，增强了功能。
★JEDEC file（JEDEC 文件）：用于对 ispLSI 器件编程的工业标准模式信息。
★JTAG（Joint Test Action Group－联合测试行动组）：一系列在主板加工过程中的对主板和芯片级进行功能验证的标准。
★Logic（逻辑）：集成电路的三个基本组成部分之一：微处理器内存和逻辑。逻辑是用来进行数据操作和控制功能的。
★Low Density PLD（低密度可编程逻辑器件）：小于1000 门的 PLD，也称作 SPLD。
★LUT （Look-Up Table－查找表）：一种在 PFU 中的器件结构元素，用于组合逻辑和存储。基本上是静态存储器（SRAM）单元。
★Macrocell（宏单元）：逻辑单元组，包括基本的产品逻辑和附加的功能：如存储单元、通路控制、极性和反馈路径。
★MPI（MicroprocesSOr Interface－微处理器接口）：ORCA 4 系列 FPGA 的器件结构特征，使 FPGA 作为随动或外围器件与 PowerQUIC mP 接口。
★OLMC（Output Logic Macrocell－输出逻辑宏单元）：D 触发器，在输入端具有一个异或门，每一个 GLB 输出可以任意配置成组合或寄存器输出。
★ORCA（Optimized Reconfigurable Cell Array－经过优化的可被重新配置的单元阵列）：一种莱迪思的 FPGA 器件。
★ORP（Output Routing Pool－输出布线池）：ORP 完成从 GLB 输出到 I/O 单元的信号布线。I/O 单元将信号配置成输出或双向引脚。这种结构在分配、锁定 I/O 引脚和信号出入器件的布线时提供了很大的灵活性。
★PAC（Programmable Analog Circuit－可编程模拟器件）：模拟集成电路可以被用户编程实现各种形式的传递函数。
★PFU（Programmable Function Unit－可编程功能单元）：在 ORCA 器件的PLC中的单元，可用来实现组合逻辑、存储、及寄存器功能。
★PIC （Programmable I/O Cell－可编程 I/O 单元）：在 ORCA FPGA 器件上的一组四个 PIO。PIC 还包含充足的布线路由选择资源。
★Pin（引脚）：集成电路上的金属连接点用来：
1）从集成电路板上接收和发送电信号；
2）将集成电路连接到电路板上。
★PIO（Programmable I/O Cell－可编程I/O单元）：在 ORCA FPGA 器件内部的结构元素，用于控制实际的输入及输出功能。
★PLC（Programmable Logic Cell－可编程逻辑单元）：这些单元是 ORCA FPGA 器件中的心脏部分，他们被均匀地分配在 ORCA FPGA 器件中，包括逻辑、布线、和补充逻辑互连单元（SLIC）。
★PLD（Programmable Logic Device－可编程逻辑器件）：数字集成电路，能够被用户编程执行各种功能的逻辑操作。包括：SPLDs， CPLDs 和 FPGAS。
★Process Techonology（工艺技术）：用来将空白的硅晶片转换成包含成百上千个芯片的硅片加工工艺。通常按技术（如：E2CMOS）和线宽 （如：0.35 微米）分类。
★Programmer（编程器）：通过插座实现传统 PLD 编程的独立电子设备。莱迪思 ISP 器件不需要编程器。
★Schematic Capture（原理图输入器）：设计输入的图形化方法。
★SCUBA（SOFtware Compiler for User Programmable Arrays－用户可编程阵列综合编译器）：包含于 ORCA Foundry 内部的一种软件工具，用于生成 ORCA 特有的可用参数表示的诸如存储的宏单元。
★SLIC （Supplemental Logic Interconnect Cell－补充逻辑相互连接单元）：包含于每一个 PLC 中，它们有类似 PLD 结构的三态、存储解码、及宽逻辑功能。
★SPLD（SPLD－简单可编程逻辑器件）：小于 1000 门的 PLD，也称作低密度 PLD。
★SWL（SOFt-Wired Lookup Table－软连接查找表）：在 ORCA PFU 的查找表之间的快速、可编程连接，适用于很宽的组合功能。
★Tpd：传输延时符号，一个变化了的输入信号引起一个输出信号变化所需的时间。
★TQFP（Thin Quad Flat PACk－薄四方扁平封装）：一种集成电路的封装类型，能够极大地减少芯片在电路板上的占用的空间。TQFP 是小空间应用的理想选择，如：PCMCIA 卡。
★UltraMOS?：莱迪思半导体专用加工工艺技术。
★Verilog HDL：一个专用的、高级的、基于文本的设计输入语言。
★VHDL：VHSIC 硬件描述语言，高级的基于文本的设计输入语言。
『叁』 RS485采用的菊花链总线拓扑结构，和并联电路有什么不同
菊花链总线拓扑结构来也叫手牵手链接源方式，其实是一种并联方式，但是没有并联上的分支，详尽的解释如果有图是最好的，用文字解释就是，假设A,B,C三个485设备采用菊花链拓扑结构，是A的485+，接到B的485+，再从B的485+上引一条线出来接到C的485+上，这样就像是A,B,C手牵手的链接在一起一样，485-的链接方式也是类似，如果有更多的设备以此类推。
『肆』 有谁了解smd贴片的,想请教一下
什么是SMD
“在电子线路板生产的初级阶段，过孔装配完全由人工来完成。首批自动化机器推出后，它们可放置一些简单的引脚元件，但是复杂的元件仍需要手工放置方可进行
SMD
波峰焊。除SMD外还有：
SMC：表面组装元件（Surface Mounted components）
主要有矩形片式元件、圆柱形片式元件、复合片式元件、异形片式元件。
SMD建筑设计事务所
SMD建筑设计事务所是世界知名的青年建筑师设计事务所。SMD一直站在世界建筑设计和建筑工程业的最前沿，自成立以来，完成的设计项目，包括办公大楼、银行和金融机构、政府建筑、公共建筑、私人住宅、医疗机构、宗教建筑、机场、娱乐和体育场所、学校建筑等等。
2发展编辑
表面贴装元件在大约二十年前推出，并就此开创了一个新纪元。从无源元件到有源元件和集成电路，最终都变成了表面贴装器件(SMD）并可通过拾放设备进行装配。在很长一段时间内人们都认为所有的引脚元件最终都可采用SMD封装。
3元件编辑
分类
主要有片式晶体管和集成电路
集成电路又包括SOP、SOJ、PLCC、LCCC、QFP、BGA、CSP、FC、MCM等。
举例如下：
1、连接件（Interconnect）：提供机械与电气连接/断开，由连接插头和插座组成，将电缆、支架、机箱或其它PCB与PCB连接起来；可是与板的实际连接必须是通过表面贴装型接触。
2、a有源电子元件(Active）：在模拟或数字电路中，可以自己控制电压和电流，以产生增益或开关作用，即对施加信号有反应，可以改变自己的基本特性。
b无源电子元件（Inactive）：当施以电信号时不改变本身特性，即提供简单的、可重复的反应。
3、异型电子元件（Odd-form）：其几何形状因素是奇特的，但不必是独特的。因此必须用手工贴装，其外壳（与其基本功能成对比）形状是不标准的例如：许多变压器、混合电路结构、风扇、机械开关块，等。
参数
各种SMT元器件的参数规格
Chip片电阻，电容等：尺寸规格： 0201,0402,0603,0805,1206,1210,2010，等。
钽电容：尺寸规格： TANA,TANB,TANC,TANDSOT
晶体管：SOT23,SOT143,SOT89等
SMD
melf圆柱形元件：二极管,电阻等
SOIC集成电路：尺寸规格： SOIC08,14,16,18,20,24,28,32
QFP 密脚距集成电路PLCC集成电路：PLCC20,28,32,44,52,68,84
BGA 球栅列阵包装集成电路：列阵间距规格： 1.27,1.00,0.80
CSP 集成电路：元件边长不超过里面芯片边长的1.2倍，列阵间距<0.50的microBGA
喷嘴喷雾雾粒的统计平均直径，有很多评价方法，通常有算术统计平均直径，几何统计平均直径，不过最常用的是索泰尔平均，简称SMD。
其原理是将所有的雾粒用具有相同表面积和体积的均一直径的圆球来近似，所求的圆球直径即为索泰尔平均直径。
由于这种统计平均很好的反映了课题的物理特性，因此在实际中应用最广。
SMD元件(8张)
4特点编辑
组装密度高、电子产品体积小、重量轻，贴片元件的体积和重量只有传统插装元件的1/10左右，一般采用SMT之后，电子产品体积缩小40%~60%，重量减轻60%~80%。
可靠性高、抗振能力强。焊点缺陷率低。
高频特性好。减少了电磁和射频干扰。
易于实现自动化，提高生产效率。降低成本达30%~50%。节省材料、能源、设备、人力、时间等。
5检验编辑
索特平均直径
表面组装元器件检验。元器件主要检测项目包括：可焊性、引脚共面性和使用性， 应由检验部门作抽样检验。元器件可焊性的检测可用不锈钢镊子夹住元器件体浸入235±5℃ 或230±5℃的锡锅中，2±0.2s或3±0.5s时取出。在20倍显微镜下检查焊端的沾锡情况，要求元器件焊端90%以上沾锡。
作为加工车间可做以下外观检查：
⒈目视或用放大镜检查元器件的焊端或引脚表面是否氧化或有无污染物。
⒉元器件的标称值、规格、型号、精度、外形尺寸等应与产品工艺要求相符。
⒊SOT、SOIC的引脚不能变形，对引线间距为0.65mm以下的多引线QFP器件，其引脚共面性应小于0.1mm（可通过贴装机光学检测）。
⒋要求清洗的产品，清洗后元器件的标记不脱落，且不影响元器件性能和可靠性（清洗后目检）。
6理论编辑
检查方法论：本文阐述，过程监测可以防止电路板缺陷，并提高全面质量。
检查可以经常提醒你，你的装配工艺是不是还有太多的变量。即使在你的制造工艺能够达到持续的零缺陷生产之后，某种形式的检查或者监测对于保证所希望的质量水平还是必要的。表面贴装装配是一系列非常复杂的事件与大量单独行动。我们的诀窍是要建立一个平衡的检查（inspection）与监测（monitering）的策略，而不需要进行100%的检查。本文要讨论的是检查方法、技术和手工检查工具，以及回顾一下自动检查工具和使用检查结果（缺陷数量与类型）来改善工艺与产品的质量。
检查是一种以产品为中心的活动，而监测是以工艺为中心的活动。两者对于一个品质计划都是需要的，但是，长期的目标应该是少一点产品检查和多一点工艺监测。产品检查是被动的（缺陷已经发生），而工艺监测是主动的（缺陷可以防止） - 很明显，预防比对已经存在的缺陷作被动反应要有价值地多。
检查其实是一个筛选过程，因为它企图找出不可接受的产品去修理。事实十分清楚，大量的检查不一定提高或保证产品品质。德明（Deming）十四点中的第三点说，“不要指望大批检查”。德明强调，一个强有力的工艺应该把重点放在建立稳定的、可重复的、统计上监测的工艺目标上，而不是大批量的检查。检查是一个主观的活动，即使有相当程度的培训，它也是一个困难的任务。在许多情况中，你可以叫一组检查员来评估一个焊接点，但是得到几种不同的意见。
操作员疲劳是为什么100%检查通常找不出每一个制造缺陷的原因，另外，这是一个成本高、无价值增值的操作。它很少达到更高产品质量和顾客满意的所希望目标。
几年前，我们开始了使用“过程监测”这个术语，而不是检查员，因为我们想要将生产场所的思想观念从被动反应转变到主动预防。一个检查员通常坐在装配线的末尾，检查产品。在一个理想的情况中，工艺监测活动是产品检查与工艺监测之间的一个平衡 - 例如，确认正确的工艺参数正在使用，测量机器的性能，和建立与分析控制图表。工艺监测承担这些活动的一个领导角色；它们帮助机器操作员完成这些任务。培训是一个关键因素。工艺监测员与机器操作员必须理解工艺标准（例如，IPC-A-610）、工艺监测的概念和有关的工具（例如，控制图表、Pareto图表等）。工艺监测员也提高产品品质和过程监测。作为制造队伍中的关键一员，监测员鼓励一种缺陷预防的方法，而不是一种查找与修理的方法。
过分检查也是一个普遍的问题。在许多情况中，过分检查只是由于对IPC-A-610工艺标准的错位理解所造成的。例如，对于插入安装的元件，许多检查员还希望板的两面完美的焊接圆脚，通孔完全充满。可是，这不是IPC-A-610所要求的。检查质量随着检查员的注意力紧张与集中的程度而波动。例如，惧怕（管理层的压力）可能提高生产场所的注意力集中程度，一段时间内质量可能改善。可是，如果大批检查是主要的检查方法，那么缺陷产品还可能产生，并可能走出工厂。
我们应该回避的另一个术语是补焊（touch-up）。在正个行业，许多雇员认为补焊是一个正常的、可接受的装配工艺部分。这是非常不幸的，因为任何形式的返工与修理都应该看作是不希望的。返工通常看作为不希望的，但它是灌输在整个制造组织的必要信息。重要的是建立一个把缺陷与返工看作是可避免的和最不希望的制造环境。
对于多数公司，手工检查是第一道防线。检查员使用各种放大工具，更近地查看元件与焊接点。IPC-A-610基于检查元件的焊盘宽度建立了一些基本的放大指引。这些指引的主要原因是避免由于过分放大造成的过分检查。例如，如果焊盘宽度是0.25~0.50 mm，那末所希望的放大倍数是10X，如有必要也可使用20X作参考。
每个检查员都有一种喜爱的检查工具；有一种机械师使用的三个镜片折叠式袖珍放大镜是比较好的。它可以随身携带，最大放大倍数为12X，这刚好适合于密间距焊接点。或许，最常见的检查工具是显微镜，放大范围10-40X。但是显微镜连续使用时造成疲劳，通常导致过分检查，因为放大倍数通常超过IPC-A-610的指引。当然在需要仔细检查可能的缺陷时还是有用的。
对于一般检查，首选一种配备可变焦镜头（4-30X）和高清晰度彩色监视器的视频系统。这些系统容易使用，更重要的是比显微镜更不容易疲劳。高质量的视频系统价格不到$2000美元，好的显微镜价格也在这个范围。视频系统的额外好处是不止一个人可以看到物体，这在培训或者检查员需要第二种意见时是有帮助的。Edmund Scientific公司有大量的放大工具，从手持式放大镜到显微镜到视频系统。
概括起来，建立一个介于0-100%检查的平衡的监测策略是一个挑战。从这一点，关键的检查点，我们将讨论检查设备。
自动化是奇妙的；在许多情况中，比检查员更准确、快速和效率高。但可能相当昂贵，决定于其复杂化程度。自动化检查设备可能会淡化人的意识，给人一个安全的错觉。
锡膏检查。锡膏印刷是一个复杂的过程，它很容易偏离所希望的结果。需要一个清晰定义和适当执行的工艺监测策略来保持该工艺受控。至少要人工检查覆盖区域和测量厚度，但是最好使用自动化的覆盖、厚度和体积的测量。使用极差控制图（X-bar R chart）来记录结果。
锡膏检查设备有简单的3X放大镜到昂贵的自动在线机器。一级工具使用光学或激光测量厚度，而二级工具使用激光测量覆盖区域、厚度和体积。两种工具都是离线使用的。三级工具也测量覆盖区域、厚度和体积，但是在线安装的。这些系统的速度、精度和可重复性是不同的，取决于价格。越贵的工具提供更好的性能。
对于大多数装配线，特别是高混合的生产，首选中等水平性能，它是离线的、安装台面的工具，测量覆盖面积、厚度和体积。这些工具具有灵活性，成本低于$50,000美元，一般都提供所希望数量的反馈信息。很明显，自动化工具成本都贵得多（$75,000 - $200,000美元）。可是，它们检查板速度更快，更方便，因为是在线安装的。最适合于大批量、低混合的装配线。
胶的检查。胶的分配是另一容易偏离所希望结果的复杂工艺。与锡膏印刷一样，需要一个清晰定义和适当执行的工艺监测策略，以保持该工艺受控。推荐使用手工检查胶点直径。使用极差控制图（X-bar R chart）来记录结果。
在一个滴胶循环的前后，在板上滴至少两个隔离的胶点来代表每一点直径是一个好主意。这允许操作员比较帝胶循环期间的胶点品质。这些点也可以用来测量胶点直径。胶点检查工具相对不贵，基本上有便携式或台式测量显微镜。还不知道有没有专门设计用于胶点检查的自动设备。一些自动光学检查(AOI,automated optical inspection）机器可以调整用来完成这个任务，但可能是大材小用。
最初产品（first-article）的确认。公司通常对从装配线上下来的第一块板进行详细的检查，以证实机器的设定。这个方法慢、被动和不够准确。常见到一块复杂的板含有至少1000个元件，许多都没有标记（值、零件编号等）。这使检查困难。验证机器设定（元件、机器参数等）是一个积极的方法。AOI可以有效地用于第一块板的检查。一些硬件与软件供应商也提供送料器（feeder）设定确认软件。
协调机器设定的验证是一个工艺监测员的理想角色，他通过一张检查表的帮助带领机器操作员通过生产线确认过程。除了验证送料器的设定之外，工艺监测员应该使用现有工具仔细地检查最初的两块板。在回流焊接之后，工艺监测员应该进行对关键元件（密间距元件、BGA、极性电容等）快速但详细的检查。同时，生产线继续装配板。为了减少停机时间，在工艺监测员检查最初两块回流之后的板的同时，生产线应该在回流之前装满板。这可能有点危险，但是通过验证机器设定可以获得这样做的信心。
X射线检查。基于经验，X射线对于BGA装配不一定要强制使用。可是，它当然是手头应该有的一个好工具，如果你买得起的话。应该推荐对CSP装配使用它。X射线对检查焊接短路非常好，但对查找焊接开路效果差一点。低成本的X射线机器只能往下看，对焊接短路的检查是足够的。可以将检查中的物体倾斜的X射线机器对检查开路比较好。
自动光学检查（AOI）。十年前，光学检查被用作可以解决每个人的品质问题的工具。后来该技术被停止不用，因为它不能跟上装配技术的步伐。在过去五年中，它又作为一种合乎需要的技术再次出现。一个好的工艺监测策略应该包括一些重叠的工具，如在线测试（ICT）、光学检查、功能测试和外观检查。这些过程相互重叠、相互补充，都不能单独提供足够的覆盖率。
二维的（2-D)AOI机器可以检查元件丢失、对中错误、不正确零件编号和极性反向。另外，三维（3-D）的机器可以评估焊接点的品质。一些供应商开提供台式、2-D AOI机器，价格低于$50,000美元。这些机器对于最初产品的检查和小批量的样品计划是理想的。在较高性能的种类中，2-D独立或在线机器价格在$75,000-125,000美元，而3-D机器价格$150,000-250,000美元。AOI技术有相当的前途，但是处理速度和编程时间还是一个局限因素。
数据收集是一回事，但是使用这些数据来提高性能和减少缺陷才是最终目的。不幸的是，许多公司收集一大堆数据而没有有效地利用它。审查和分析数据可能是费力的，经常看到这个工作只由工程设计人员进行，不包括生产活动。没有准确的反馈，生产盲目地进行。每周的品质会议对于工程设计与生产部门沟通关键信息和推动必要的改进可能是一个有效的方法。这些会议要求一个领导者，必须组织良好，尤其时间要短（30分钟或更少）。在这些会议上提出的数据必须用户友好和有意义（例如，Pareto图表）。当确认一个问题后，必须马上指派一个调查研究人员。为了保证一个圆满结束，会议领导必须做准确的记录。结束意味着根源与改正行动。
7封装编辑
微型SMD晶圆级CSP封装：
微型SMD是标准的薄型产品。在SMD芯片的一面带有焊接凸起（solder bump）。微型SMD生产工艺步骤包括标准晶圆制造、晶圆再钝化、I/O焊盘上共熔焊接凸起的沉积、背磨（仅用于薄型产品）、保护性封装涂敷、用晶圆选择平台进行测试、激光标记，以及包装成带和卷形式，最后采用标准的表面贴装技术(SMT）装配在PCB上。
微型SMD是一种晶圆级芯片尺寸封装(WLCSP），它有如下特点：
⒈ 封装尺寸与裸片尺寸大小一致；
⒉ 最小的I/O管脚；
⒊ 无需底部填充材料；
⒋ 连线间距为0.5mm；
⒌ 在芯片与PCB间无需转接板（interposer）。
注意事项
表面贴装注意事项：
a. 微型SMD表面贴装操作包括：
⒈ 在PCB上印刷焊剂；
⒉ 采用标准拾放工具进行元件放置；
⒊ 焊接凸起的回流焊及清洁（视焊剂类型而定）。
b. 微型SMD的表面贴装优点包括：
⒈ 采用标准带和卷封装形式付运，方便操作（符合EIA-481-1规范）；
⒉ 可使用标准的SMT拾放工具；
⒊ 标准的回流焊工艺。
封装尺寸
SMD贴片元件的封装尺寸：
公制：3216——2012——1608——1005——0603——0402
英制：1206——0805——0603——0402——0201——01005
注意：
0603有公制，英制的区分
公制0603的英制是英制0201
英制0603的公制是公制1608
还要注意1005与01005的区分
1005也有公制，英制的区分
英制1005的公制是公制2512
公制1005的英制是英制0402
像在ProtelDXP(Protel2004）及以后版本中已经有SMD贴片元件的封装库了，如
CC1005-0402：用于贴片电容，公制为1005，英制为0402的封装
CC1310-0504：用于贴片电容，公制为1310，英制为0504的封装
CC1608-0603：用于贴片电容，公制为1608，英制为0603的封装
CR1608-0603：用于贴片电阻，公制为1608，英制为0603的封装，与CC16-8-0603尺寸是一样的，只是方便识别。
PCB布局
表面贴装封装有非焊接屏蔽界定（NSMD）和焊点屏蔽界定（SMD）两种。与SMD方式相比，NSMD方式可严格控制铜蚀刻工艺并减少PCB上的应力集中点，因此应首选这种方式。
为了达到更高的离地高度，建议使用厚度低于30微米的覆铜层。30微米或以上厚度的覆铜层会降低有效离地高度，从而影响焊接的可靠性。此外，NSMD焊盘与接地焊盘之间的连线宽度不应超过焊盘直径的三分之二。建议使用表1列出的焊盘尺寸：
采用焊盘内过孔结构（微型过孔）的PCB布局应遵守NSMD焊盘界定，以保证铜焊盘上有足够的润焊区从而增强焊接效果。
考虑到内部结构性能，可使用有机可焊性保护（OSP）涂层电路板处理方法，可以采用铜OSP和镍-金镀层：
⒈ 如果采用镀镍-金法（电镀镍，沉积金），厚度不应超过0.5微米，以免焊接头脆变；
⒉ 由于焊剂具有表面张力，为了防止部件转动，印制线应在X和Y方向上对称；
⒊ 建议不使用热空气焊剂涂匀（HASL）电路板处理方法。
印刷工艺
丝网印刷工艺：
⒈ 模版在经过电镀抛光后接着进行激光切割。
⒉ 当焊接凸起不足10个而且焊接凸起尺寸较小时，应尽量将孔隙偏移远离焊盘，以尽量减少桥接问题。当焊接凸起数超过10或者焊接凸起较大时则无需偏移。
⒊ 采用3类（粒子尺寸为25-45微米）或精密焊剂印刷。
元件放置
微型SMD的放置可使用标准拾放工具，并可采用下列方法进行识别或定位：
⒈ 可定位封装的视觉系统。
⒉ 可定位单个焊接凸起的视觉系统，这种系统的速度较慢而且费用很高。
微型SMD放置的其它特征包括：
⒈ 为了提高放置精度，最好采用IC放置/精密间距的放置机器，而不是射片机（chip-shooter）。
⒉ 由于微型SMD焊接凸起具有自我对中（selfcentering）特性，当放置偏移时会自行校正。
⒊ 尽管微型SMD可承受高达1kg的放置力长达0.5秒，但放置时应不加力或力量尽量小。建议将焊接凸起置于PCB上的焊剂中，并深入焊剂高度的20%以上。
焊接清洁
回流焊和清洁：
⒈ 微型SMD可使用业界标准的回流焊工艺。
⒉ 建议在回流焊中使用氮气进行清洁。
⒊ 按J-STD-020标准，微型SMD可承受多达三次回流焊操作（最高温度为235℃），符合。
⒋ 微型SMD可承受最高260℃、时间长达30秒的回流焊温度，。
焊接返工
产生微型SMD返工的关键因素有如下几点：
⒈ 返工过程与多数BGA和CSP封装的返工过程相同。
⒉ 返工回流焊的各项参数应与装配时回流焊的原始参数完全一致。
⒊ 返工系统应包括具有成型能力的局部对流加热器、底部预加热器，以及带图像重叠功能的元件拾放机。
质量检测
以下是微型SMD安装在FR-4 PCB上时的焊接点可靠性检查，以及机械测试结果。测试包括使用菊花链元件。产品可靠性数据在产品的每项质检报告中分别列出。
焊接质检
焊接可靠性质检：
⒈ 温度循环：应遵循IPC-SM-785 《表面贴装焊接件的加速可靠性测试指南》进行测试。
⒉封装剪切：作为生产工艺的一部分，应在封装时收集焊接凸起的剪切数据，以确保焊球（solder ball）与封装紧密结合。对于直径为0.17mm的焊接凸起，所记录的每焊接凸起平均封装剪切力约为100gm。对于直径为0.3mm的焊接凸起，每个焊接凸起的封装剪切力大于200gm。所用的材料和表面贴装方法不同，所测得的封装剪切数值也会不同。
⒊ 拉伸测试：将一个螺钉固定在元件背面，将装配好的8焊接凸起微型SMD部件垂直上拉，直到将元件拉离电路板为止。对于直径为0.17mm的焊接凸起来说，所记录的平均拉升力为每焊接凸起80gm。
⒋ 下落测试：下落测试的对象是安装在1.5mm厚PCB上具有8个焊接凸起的微型SMD封装，焊接凸起直径为0.17mm。在第一边下落7次，第二边下落7次，拐角下落8次，水平下落8次，总共30次。如果测试结果菊花链回路中的阻抗增加10%以上，则视为不能通过测试。
⒌ 三点折弯测试：用宽度为100mm的测试板进行三点弯曲测试，以9.45 mm/min的力对中点进行扭转。测试结果表明，即使将扭转力增加到25mm也无焊接凸起出现损坏。
热特性
按照IA/JESD51-3规定，采用低效热传导测试板来评估微型SMD封装的热特性。SMD产品的性能视产品裸片尺寸和应用（PCB布局及设计）而定。
8防潮编辑
SMD件防潮管理规定：
目的
为确保所有潮湿敏感器件在储存及使用中受到有效的控制，避免以下两点：
① 零件因潮湿而影响焊接质量。
② 潮湿的零件在瞬时高温加热时造成塑体与引脚处发生裂缝，轻微裂缝引起壳体渗漏使芯片受潮慢慢失败，影响产品寿命，严重裂缝的直接破坏元件。
适用范围
适用于所有潮湿敏感件的储存及使用。
内容
⒊1 检验及储存
⒊1.1 所有塑料封装的SMD件在出厂时已被密封了防潮湿的包装，任何人都不能随意打开，仓管员收料及IQC检验时从包装确认SMD件的型号及数量。必须打开包装时，应尽量减少开封的数量，检查后及时把SMD件放回原包装，再用真空机抽真空后密封口。
⒊1.2 凡是开封过的SMD件，尽量优先安排上线。
⒊1.3 潮湿敏感件储存环境要求，室温低于30℃，相对湿度小于75%。
⒊2 生产使用
⒊2.1 根据生产进度控制包装开封的数量，PCB、QFP、BGA尽量控制于12小时用完，SOIC、SOJ、PLCC控制于48小时内完成。
⒊2.2 对于开封未用完的SMD件，重新装回袋内，放入干燥剂，用抽真空机抽真空后密封口。
⒊2.3 使用SMD件时，先检查湿度指示卡的湿度值，湿度值达30%或以上的要进行烘烤，公司使用SMD件配备湿度显示卡一般为六圈式的，湿度分别为10%、20%、30%、40%、50%、60%。读法：如20%的圈变成粉红色，40%的圈仍显示为蓝色，则蓝色与粉红色之间淡紫色旁的30%，即为湿度值。
⒊3 驱湿烘干
⒊3.1 开封时发现指示卡的湿度为30%以上要进行高温烘干。烘箱温度：125℃±5℃烘干时间5~48小时，具体的略有温度与时间因不同厂商差异，参照厂商的烘干说明。
⒊3.2 QFP的包装塑料盘有不耐高温和耐高温两种，耐高温的有Tmax=135、150或180℃几种可直接放进烘烤，不耐高温的料盘，不能直接放入烘箱烘烤。
9要求编辑
在柔性印制电路板FPC上贴装SMD的工艺要求：
在电子产品小型化发展之际，相当一部分消费类产品的表面贴装，由于组装空间的关系，其SMD都是贴装在FPC上来完成整机的组装的.FPC上SMD的表面贴装已成为SMT技术发展趋势之一.对于表面贴装的工艺要求和注意点有以下几点.
常规SMD贴装
特点：贴装精度要求不高，元件数量少，元件品种以电阻电容为主，或有个别的异型元件.
关键过程：1.锡膏印刷：FPC靠外型定位于印刷专用托板上，一般采用小型半自动印刷机印刷，也可以采用手动印刷，但是手动印刷质量比半自动印刷的要差.
⒉贴装：一般可采用手工贴装，位置精度高一些的个别元件也可采用手动贴片机贴装.
⒊焊接：一般都采用再流焊工艺，特殊情况也可用点焊.
『伍』 485星型链接时，主采集设备上的电路设计这样是否可行
不可以！
从站之间应依次采用手拉手的方式，串接成菊花链总线，不留分支！
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下列建议希望会有所帮助：
1.采用阻抗匹配、低衰减的RS485专用总线电缆(专利号：2010 2 0559128.9)更有利于保证通信。一般推荐如下：
普通双绞屏蔽型电缆 STP-120Ω（for RS485 & CAN） one pair 20 AWG ，电缆外径7.7mm左右。适用于室内、管道及一般工业环境。使用时，屏蔽层一端接地！
普通双绞屏蔽型电缆 STP-120Ω（for RS485 & CAN） one pair 18 AWG ，电缆外径8.2mm左右。适用于室内、管道及一般工业环境。使用时，屏蔽层一端接地！
铠装双绞屏蔽型电缆 ASTP-120Ω（for RS485 & CAN） one pair 18 AWG ，电缆外径12.3mm左右。可用于干扰严重、鼠害频繁以及有防雷、防爆要求的场所。使用时，建议铠装层两端接地，最内层屏蔽一端接地！
CC-Link的总线电缆是特性阻抗为110±10Ω的3芯绞合屏蔽电缆，国产型号规格：STP-110Ω（for CANopen & CC-Link）3C×20AWG ，使用时，屏蔽层应只在一端接地！
2.传输距离超过300米应加终端电阻（一般为120Ω）。
3.变频器、动力电缆、变压器、大功率电机等往往伴随着低频干扰，而这种干扰是用高导电率材料做屏蔽层的电缆无法解决的，包括原装的进口电缆。只有用高导磁率材料（如钢带、钢丝）做的屏蔽层才能有效抑制低频干扰。
最常用的方法就是给电缆套上钢管或直接采用高导磁率材料制成的铠装型电缆——ASTP-120Ω（for RS485 & CAN） one pair 18 AWG .
户外敷设电缆防雷很重要！雷电的等效干扰频率在100k左右，也属于低频干扰。
《GB50057-94建筑物防雷设计规范》第6.3.1条：......在需要保护的空间内，当采用屏蔽电缆时其屏蔽层应至少在两端并宜在防雷区交界处做等电位连接，当系统要求只在一端做等电位连接时，应采用两层屏蔽，外层屏蔽按前述要求处理。
《GB 50217-2007电缆设计规范》也有类似的表述，搜索“工业自动化综合电缆解决方案”进入中国工控网论坛可查。
『陆』 485通信电路所有的a和所有的b是不是多是连在一起的
485网络是手牵手的菊花链
『柒』 请问485模块的菊花链拓扑结构接线是电路图上的串联还是并联。如果有图且正确的话加分。
rs485不是只能是串联吗？powerbus二总线可以无极性接线任意拓扑。
『捌』 百度百科说：RS422总线、RS485和RS422电路原理基本相同，都是以差动方式发送和接受，不需要数字地线
建议用 屏蔽线，最好 双屏蔽
这个时候，屏蔽层 要 接的
『玖』 怎样用PROTEL 画电路原理图和PCB图画的时候需要注意些什么 有什么布线规则谢谢 ！
设计过程
A.创建网络表
1.网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2.创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。
3.确定器件的封装（PCB FOOTPRINT）．
4.创建PCB板 根据单板结构图或对应的标准板框,创建PCB设计文件；
注意正确选定单板坐标原点的位置，原点的设置原则：
A.单板左边和下边的延长线交汇点。
B.单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径5mm。特殊情况参考结构设计要求。
B.布局
1.根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性。按工艺设计规范的要求进行尺寸标注。
2.根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。
3.综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4.布局操作的基本原则
A.遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．
B.布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．
C.布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．
D.相同结构电路部分，尽可能采用“对称式”标准布局；
E.按照均匀分布、重心平衡、版面美观的标准优化布局；
F.器件布局栅格的设置，一般IC器件布局时，栅格应为50--100 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于25mil。
G.如有特殊布局要求，应双方沟通后确定。
5.同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立元件也要力争在X或Y方向上保持一致，便于生产和检验。
6.发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。
7.元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。
8.需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地时,应采用分布接地小孔的方式与地平面连接。
9.焊接面的贴装元件采用波峰焊接生产工艺时，阻、容件轴向要与波峰焊传送方向垂直，阻排及SOP（PIN间距大于等于1.27mm）元器件轴向与传送方向平行；PIN间距小于1.27mm（50mil)的IC、SOJ、PLCC、QFP等有源元件避免用波峰焊焊接。
10. BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
11. IC去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
12.元件布局时,应适当考虑使用同一种电源的器件尽量放在一起,以便于将来的电源分隔。
13.用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。
串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过500mil。
匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远端匹配。
14.布局完成后打印出装配图供原理图设计者检查器件封装的正确性，并且确认单板、背板和接插件的信号对应关系，经确认无误后方可开始布线。
C.设置布线约束条件
1.报告设计参数
布局基本确定后，应用PCB设计工具的统计功能，报告网络数量，网络密度，平均管脚密度等基本参数，以便确定所需要的信号布线层数。
信号层数的确定可参考以下经验数据
Pin密度 信号层数 板层数
1.0以上 2 2
0.6-1.0 2 4
0.4-0.6 4 6
0.3-0.4 6 8
0.2-0.3 8 12
<0.2 10 >14
注：PIN密度的定义为： 板面积（平方英寸）/（板上管脚总数/14）
布线层数的具体确定还要考虑单板的可靠性要求，信号的工作速度，制造成本和交货期等因素。
1.布线层设置 在高速数字电路设计中，电源与地层应尽量靠在一起，中间不安排布线。所有布线层都尽量靠近一平面层，优选地平面为走线隔离层。
为了减少层间信号的电磁干扰，相邻布线层的信号线走向应取垂直方向。
可以根据需要设计1--2个阻抗控制层，如果需要更多的阻抗控制层需要与PCB产家协商。阻抗控制层要按要求标注清楚。将单板上有阻抗控制要求的网络布线分布在阻抗控制层上。
2.线宽和线间距的设置
线宽和线间距的设置要考虑的因素
A.单板的密度。板的密度越高，倾向于使用更细的线宽和更窄的间隙。
B.信号的电流强度。当信号的平均电流较大时，应考虑布线宽度所能承载的的电流，线宽可参考以下数据：
PCB设计时铜箔厚度,走线宽度和电流的关系
不同厚度，不同宽度的铜箔的载流量见下表:
铜皮厚度35um铜皮厚度50um铜皮厚度70um
铜皮Δt=10℃铜皮Δt=10℃铜皮Δt=10℃
注：
i.用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额50%去选择考虑。
ii.在PCB设计加工中，常用OZ（盎司）作为铜皮厚度的单位，1 OZ铜厚的定义为1平方英尺面积内铜箔的重量为一盎，对应的物理厚度为35um；2OZ铜厚为70um。
C.电路工作电压：线间距的设置应考虑其介电强度。
D.可靠性要求。可靠性要求高时，倾向于使用较宽的布线和较大的间距。
E. PCB加工技术限制
国内国际先进水平
推荐使用最小线宽/间距6mil/6mil 4mil/4mil
极限最小线宽/间距4mil/6mil 2mil/2mil
1.孔的设置
过线孔
制成板的最小孔径定义取决于板厚度，板厚孔径比应小于5--8。
孔径优选系列如下：
孔径：24mil 20mil 16mil 12mil 8mil
焊盘直径：40mil 35mil 28mil 25mil 20mil
内层热焊盘尺寸：50mil 45mil 40mil 35mil 30mil
板厚度与最小孔径的关系：
板厚：3.0mm2.5mm2.0mm1.6mm1.0mm
最小孔径：24mil 20mil 16mil 12mil 8mil
盲孔和埋孔
盲孔是连接表层和内层而不贯通整板的导通孔，埋孔是连接内层之间而在成
品板表层不可见的导通孔，这两类过孔尺寸设置可参考过线孔。
应用盲孔和埋孔设计时应对PCB加工流程有充分的认识，避免给PCB加工带
来不必要的问题，必要时要与PCB供应商协商。
测试孔
测试孔是指用于ICT测试目的的过孔，可以兼做导通孔，原则上孔径不限，焊盘直径应不小于25mil，测试孔之间中心距不小于50mil。
不推荐用元件焊接孔作为测试孔。
2.特殊布线区间的设定
特殊布线区间是指单板上某些特殊区域需要用到不同于一般设置的布线参数，如某些高密度器件需要用到较细的线宽、较小的间距和较小的过孔等，或某些网络的布线参数的调整等，需要在布线前加以确认和设置。
3.定义和分割平面层
A.平面层一般用于电路的电源和地层（参考层），由于电路中可能用到不同的电源和地层，需要对电源层和地层进行分隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于12V时，分隔宽度为50mil，反之，可选20--25mil。
B.平面分隔要考虑高速信号回流路径的完整性。
C.当由于高速信号的回流路径遭到破坏时，应当在其他布线层给予补尝。例如可用接地的铜箔将该信号网络包围，以提供信号的地回路。
B.布线前仿真（布局评估，待扩充）
C.布线
1.布线优先次序
关键信号线优先：电源、摸拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线
密度优先原则：从单板上连接关系最复杂的器件着手布线。从单板上连线最密集的区域开始布线。
2.自动布线
在布线质量满足设计要求的情况下，可使用自动布线器以提高工作效率，在自动布线前应完成以下准备工作：
自动布线控制文件(do file)
为了更好地控制布线质量，一般在运行前要详细定义布线规则，这些规则可以在软件的图形界面内进行定义，但软件提供了更好的控制方法，即针对设计情况，写出自动布线控制文件（do file),软件在该文件控制下运行。
3.尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。必要时应采取手工优先布线、屏蔽和加大安全间距等方法。保证信号质量。
4.电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
5.有阻抗控制要求的网络应布置在阻抗控制层上。
6.进行PCB设计时应该遵循的规则
1）地线回路规则：
环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
2） 窜扰控制
串扰（CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。克服串扰的主要措施是：
加大平行布线的间距，遵循3W规则。
在平行线间插入接地的隔离线。
减小布线层与地平面的距离。
3） 屏蔽保护
对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。
4） 走线的方向控制规则：
即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。
5） 走线的开环检查规则：
一般不允许出现一端浮空的布线（Dangling Line),
主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。
6） 阻抗匹配检查规则：
同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。
7） 走线终结网络规则：
在高速数字电路中，当PCB布线的延迟时间大于信号上升时间（或下降时间）的1/4时，该布线即可以看成传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法，所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。
A.对于点对点（一个输出对应一个输入）连接，可以选择始端串联匹配或终端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。
B.对于点对多点（一个输出对应多个输出）连接，当网络的拓朴结构为菊花链时，应选择终端并联匹配。当网络为星型结构时，可以参考点对点结构。
星形和菊花链为两种基本的拓扑结构,其他结构可看成基本结构的变形,可采取一些灵活措施进行匹配。在实际操作中要兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。
8） 走线闭环检查规则：
防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，自环将引起辐射干扰。
9） 走线的分枝长度控制规则：
尽量控制分枝的长度，一般的要求是Tdelay<=Trise/20。
10） 走线的谐振规则：
主要针对高频信号设计而言，即布线长度不得与其波长成整数倍关系，以免产生谐振现象。
11） 走线长度控制规则：
即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。
12） 倒角规则：
PCB设计中应避免产生锐角和直角，
产生不必要的辐射，同时工艺性能也不好。
13） 器件去藕规则：
A.在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。在多层板中，对去藕电容的位置一般要求不太高，但对双层板，去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。
B.在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用，同时还要充分考虑到由于器件产生的电源噪声对下游的器件的影响，一般来说，采用总线结构设计比较好，在设计时，还要考虑到由于传输距离过长而带来的电压跌落给器件造成的影响，必要时增加一些电源滤波环路，避免产生电位差。
C.在高速电路设计中，能否正确地使用去藕电容，关系到整个板的稳定性。
14） 器件布局分区/分层规则：
A.主要是为了防止不同工作频率的模块之间的互相干扰，同时尽量缩短高频部分的布线长度。通常将高频的部分布设在接口部分以减少布线长度，当然，这样的布局仍然要考虑到低频信号可能受到的干扰。同时还要考虑到高/低频部分地平面的分割问题，通常采用将二者的地分割，再在接口处单点相接。
B.对混合电路，也有将模拟与数字电路分别布置在印制板的两面，分别使用不同的层布线，中间用地层隔离的方式。
15） 孤立铜区控制规则：
孤立铜区的出现，将带来一些不可预知的问题，因此将孤立铜区与别的信号相接，有助于改善信号质量，
通常是将孤立铜区接地或删除。在实际的制作中，PCB厂家将一些板的空置部分增加了一些铜箔，这主要是为了方便印制板加工，同时对防止印制板翘曲也有一定的作用。
16） 电源与地线层的完整性规则：
对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。
17） 重叠电源与地线层规则：
不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。
18）3W规则：
为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W的间距。
19）20H规则：
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边沿效应。
解决的办法是将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。
20） 五---五规则：
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。
D.后仿真及设计优化（待补充）
E.工艺设计要求
1.一般工艺设计要求参考《印制电路CAD工艺设计规范》Q/DKBA-Y001-1999
2.功能板的ICT可测试要求
A.对于大批量生产的单板，一般在生产中要做ICT（In Circuit Test),为了满足ICT测试设备的要求，PCB设计中应做相应的处理，一般要求每个网络都要至少有一个可供测试探针接触的测试点，称为ICT测试点。
B. PCB上的ICT测试点的数目应符合ICT测试规范的要求,且应在PCB板的焊接面,检测点可以是器件的焊点,也可以是过孔。
C.检测点的焊盘尺寸最小为24mils（0.6mm），两个单独测试点的最小间距为60mils(1.5mm)。
D.需要进行ICT测试的单板，PCB的对角上要设计两个125MILS的非金属化的孔,为ICT测试定位用。
3. PCB标注规范。钻孔层中应标明印制板的精确的外形尺寸，且不能形成封闭尺寸标注；所有孔的尺寸和数量并注明孔是否金属化。
II.设计评审
A.评审流程 设计完成后，根据需要可以由PCB设计者或产品硬件开发人员提出PCB设计质量的评审，其工作流程和评审方法参见《PCB设计评审规范》。
B.自检项目
如果不需要组织评审组进行设计评审，可自行检查以下项目。
1.检查高频、高速、时钟及其他脆弱信号线，是否回路面积最小、是否远离干扰源、是否有多余的过孔和绕线、是否有垮地层分割区
2.检查晶体、变压器、光藕、电源模块下面是否有信号线穿过，应尽量避免在其下穿线，特别是晶体下面应尽量铺设接地的铜皮。
3.检查定位孔、定位件是否与结构图一致，ICT定位孔、SMT定位光标是否加上并符合工艺要求。
4.检查器件的序号是否按从左至右的原则归宿无误的摆放规则，并且无丝印覆盖焊盘；检查丝印的版本号是否符合版本升级规范，并标识出。
5.报告布线完成情况是否百分之百；是否有线头；是否有孤立的铜皮。
6.检查电源、地的分割正确；单点共地已作处理；
7.检查各层光绘选项正确，标注和光绘名正确；需拼板的只需钻孔层的图纸标注。
8.输出光绘文件，用CAM350检查、确认光绘正确生成。
9.按规定填写PCB设计（归档）自检表，连同设计文件一起提交给工艺设计人员进行工艺审查。
10.对工艺审查中发现的问题，积极改进，确保单板的可加工性、可生产性和可测试性。