译码选通电路

Ⅰ 用74LS138译码器构成6-64线译码电路，至少需要多少块74LS138译码器 答案是9块。我知道了，但是为什么

用电脑自带的画图工具画了一张简图，对照图我给你讲解一下工作原理吧：

由于一共64线，所以需要8个74LS138作为输出，另外还需要一个74LS138起控制功能。

右边那个图，我把它标为Ax，其中x分别取0-7，也就是说一共有8个这样的74LS138，由于作用一样，我就只画了一个。这八个74LS138具有共同的输入脚D0-D2和不同的控制脚Bx。

S2作为使能脚，直接接至+5V，使所有74LS138处于等待状态，等待选通信号的到来；

S0、S1短接，命名为Bx，作为选通信号，当Bx为低电平是该芯片才能正常工作，该Bx信号由左边的74LS138输出。

左边74LS138我把它标为M，起控制输出的作用，通过D3-D5控制输出B0-B7，B0-B7就是前面说的Bx，x取0-7。

.这里需要注意一点就是74LS138的输出是低电平有效，没被选通输出的默认为高电平。

总结起来就是：

D3-D5选择后面8片74LS138中的一片工作，D0-D2使处于工作状态的74SL138输出一个值。

这样就实现了9个74LS138构成的6-64译码器。

应该明白了吧，呵呵！

Ⅱ 译码器是什么电路他的特点是什么

译码器是电子技术中的一种多输入多输出的组合逻辑电路，负责将二进制代码翻译为特定的对象（如逻辑电平等），功能与编码器相反。译码器一般分为通用译码器和数字显示译码器两大类。

数字电路中，译码器（如n线－2n线BCD译码器）可以担任多输入多输出逻辑门的角色，能将已编码的输入转换成已编码的输出，这里输入和输出的编码是不同的。

输入使能信号必须接在译码器上使其正常工作，否则输出将会是一个无效的码字。译码在多路复用、七段数码管和内存地址译码等应用中是必要的。

原理

译码器可以由与门或与非门来负责输出。若使用与门，当所有的输入均为高电平时，输出才为高电平，这样的输出称为“高电平有效”的输出；若使用与非门，则当所有的输入均为高电平时，输出才为低电平，这样的输出称为“低电平有效”的输出。

更复杂的译码器是n线－2n线类型的二进制译码器。这类译码器是一种组合逻辑电路，能从已编码的n个输入，将二进制信息转换为2n个独特的输出中最大个数的输出。我们说2n个输出的最大个数，是因为当n位已编码信息中有未使用的位组合时，译码器可能会有少于2n个输出。

译码器包括2线－4线译码器、3线－8线译码器或4线－16线译码器。在有使能信号输入的情况下，2个2线－4线译码器可以组成1个3线－8线译码器，同样，2个3线－8线译码器可以组成1个4线－16线译码器。

在这类电路设计中，2个3线－8线译码器的使能输入都来自于第四个输入端，这一输入在2个3线－8线译码器间起到了选择器的作用t。这使得第四个输入端可以使2个译码器中的任何一个工作，其中第一个译码器产生输出D(0)至D(7)，第二个译码器产生输出D(8)至D(15)。

包含使能输入的译码器又称译码器－多路分配器。因此，将第四个输入端作为2个译码器共享的输出就能组成1个4线－16线译码器，能产生16个输出。

(2)译码选通电路扩展阅读：

分类

译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。

二进制码译码器，也称最小项译码器，N中取一译码器，最小项译码器一般是将二进制码译为十进制码。

代码转换译码器，是从一种编码转换为另一种编码。

显示译码器，一般是将一种编码译成十进制码或特定的编码，并通过显示器件将译码器的状态显示出来。

Ⅲ “异或门组成的可选式译码电路”中为什么必须每个异或门74ls136输出是“1”时74ls138才能

74ls138为3-8译码器，即三路输入控制8路输出；
STA（E1）、/STB（/E2）、/STC（/E3）为选通端；且仅当STA（E1）为高电平，/STB（/E2）、/STC（/E3）为低电平时，74ls138才能被选通正常完成输出；所以并不是当74ls136全部输出为“1“的时候才能被选中；而是输出“1”“0”“0”时被选通。

Ⅳ 什么是译码电路

一种将二进制数据转换为被二进制编码的十进制数据的译码电路，包括：第一移位寄存器，用于从LSD起4位4位地最后储存译码的被二进制编码的十进制数据，该第一移位寄存器具有4位×N级（其中N是任意正整数），并由第一时钟信号进行移位控制；第二移位寄存器，用于从MSD起4位4位地储存要译码的二进制数据，该第二移位寄存器具有4位×M级（其中M是任意正整数），并由第二时钟信号进行移位控制，其控制方式是：对于第一移位寄存器中的每N级，在第二移位寄存器中移位一级；运算／逻辑装置，用于周期性地进行译码，其方式是：将从要译码的二进制数据的MSD起顺序选出的每个4位数据乘以16，并将其结果加到后面的4位数据上，从而输出译码的被二进制编码的十进制数据，所述的译码包括：（a）第一过程，将从第一移位寄存器的每个4位数据乘4，并进行十进制校正和进位处理，在第一时钟信号的每一周期的前半周期输出中间结果；（b）第二过程，将所述每个中间结果乘4，并进行十进制校正和进位处理，将结果加到从第二移位寄存器来的4位数据上，以在第一时钟信号的每一周期的后半周期输出要储存在第一移位寄存器中的译码的被二进制编码的十进制数据；以及缓存器，用于暂时储存从运算／逻辑装置输出的每一个中间结果。

Ⅳ 试用74ls138设计一个地址译码电路器，要求该译码器Y0到Y7对应的端口地址为250h到257h

取端口地址的低3位，000～111接译码器的ABC三个输入端，译码器的输出端8路输出可作为端口的选通信号，高位地址直接接端口高位地址就可以了

Ⅵ 什么叫选线法什么叫译码法

微处理器地址分配的方法通常有两种:线选法和译码法.
线选法
所谓线选法, 就是直接以系统的地址线作为存储器芯片的片选信号, 为此只需把用到的地址线与存储器芯片的片选端直接相连即可.
译码法又分全译码法和部分译码法
全译码法
全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码.
采用全译码法,每个存储单元的地址都是唯一的,不存在地址重叠,但译码电路较复杂,连线也较多.
全译码法可以提供对全部存储空间的寻址能力.当存储器容量小于可寻址的存储空间时,可从译码器输出线中选出连续的几根作为片选控制,多余的令其空闲,以便需要时扩充.

部分译码法
部分译码法是将高位地址线中的一部分(而不是全部)进行译码,产生片选信号.
该方法常用于不需要全部地址空间的寻址能力,但采用线选法地址线又不够用的情况.
采用部分译码法时,由于未参加译码的高位地址与存储器地址无关,因此存在地址重叠问题.
当选用不同的高位地址线进行部分译码时,其译码对应的地址空间不同.
例6-2
CPU地址总线为16位,存储器由4片容量为8KB的芯片构成时,采用部分译码法寻址32KB.

此外，还有混合译码法，该法是将线选法与部分译码法相结合的一种方法.该方法将用于片选控制的高位地址分为两组,其中一组的地址(通常为较低位)采用部分译码法,经译码后的每一个输出作为一块芯片的片选信号;另一组地址则采用线选法,每一位地址线作为一块芯片的片选信号.例如,当CPU地址总线为16位,存储器由10片容量为2KB的芯片构成时,可用混合译码法实现片选控制,图3-17给出了采用该方法的结构示意图.
显然,采用混合译码法同样存在地址重叠与地址不连续的问题.

Ⅶ 利用地址译码器74ls138设计一个译码电路，分别选中2片2764和2片6264，使得外部程序存储器的地址范围为

地址线，从高到低
A15,A14,A13,A12,....A1,A0；
0100，0000，00 00，0 000----4000H
0100，0000，00 00，1 000----4008H--8K
0100，0000，00 01，0 000----4010H--8k
0100，0000，00 01，1 000----4018H--8k
0100，0000，00 10，0 000----4020H--8k

取 E3 = A15，E2 = A14非，E1 = （A13+A12+...+A6） 非；
A5 = C，A4 = B，A3 = A；输出：Y0、Y1、Y2、Y3；
A、B、C是LS138的输入信号，E1E2E3是LS138选通信号；
需要一个8输入或非门，一个反相器；