74ls138的电路

『壹』 将两个集成芯片74ls138组合成一个4线—16线译码器的电路图。。。。

非门应该移至左面的74LS138的6脚输入端，参考下图：

『贰』 用74ls138设计一个全加器电路求电路图

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。
全加器有3个输入端：a,b,ci；有2个输出端：s,co.
与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。
这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。
现在写出全加器和3-8译码器的综合真值表：
（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。
A/a B/b C/ci OUT s co
0 0 0 0 0 0
0 0 1 1 1 0
0 1 0 2 1 0
0 1 1 3 0 1
1 0 0 4 1 0
1 0 1 5 0 1
1 1 0 6 0 1
1 1 1 7 1 1
根据上面的真值表，可以设计出电路图：
将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。
回过头来分析：
当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

『叁』 用3线—8线译码器(74LS138芯片).四输入与非门实现"三个开关控制一个灯的电路"

用3线—8线译码器(74LS138芯片)四输入与非门实现三个开关控制一个灯的电路：

全加器真值表：

00000；00110；01010；01101；10010；10101；11001；11111。

故有Si和Ci的表达式分别为：

Si＝A’B’C＋A’BC’＋AB’C’＋ABC

Ci＝A’BC＋AB’C＋ABC’＋ABC

故74138的连接图为：

下面的地址输入端：A2、A1、A0分别接全加器的三个输入信号：Ai、Bi、Ci－1；

下面的使能信号端：S1接高电平＂1＂，S2、S3接低电平＂0＂；

上面的信号输出端：

Y1、Y2、Y4、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Si端。

Y3、Y5、Y6、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Ci端。

(3)74ls138的电路扩展阅读：

3线—8线译码器的注意事项：

变量译码器是一个将n个输入变为2^n个输出的多输出端的组合逻辑电路。其模型可用下图来表示，其中输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。

74138是一种3线—8线译码器 ，三个输入端CBA共有8种状态组合（000—111），可译出8个输出信号Y0—Y7。这种译码器设有三个使能输入端，当G2A与G2B均为0，且G1为1时，译码器处于工作状态，输出低电平。当译码器被禁止时，输出高电平。

74ls138译码器时间波形的电路，使用的虚拟仪器为数字信号发生器和逻辑分析仪。数字信号发生器在一个周期内按顺序送出两组000—111的方波信号。