計數電路設計

⑴ 設計一個2位數碼計數電路

【題名】：數碼顯示計數電路的設計與分析河北省科學院學報論文()
【關鍵詞】：數字電子技術 計數電路 數碼顯示器 數字電路
【keywords】：ShuZiDianZiJiShu JiShuDianLu ShuMaXianShiQi ShuZiDianLu
【作者】：李秀群 【來源】： 知識詞典
【期刊名稱】：河北省科學院學報(HeBeiShengKeXueYuanXueBao)
【國際標准刊號】：1001-9383 【國內統一刊號】：13-1081
【作者單位】：河北師范大學（西校區）物理系(HeBeiShiFanDaXue（XiXiaoQu）WuLiXi)
【分類號】：TN873.5 TN790.2 【頁碼】：-44-46 【出版年】：1999.2
對數碼顯示計數電路的設計方法以及材料的選擇，電路的改進做了分析與研究。

⑵ 如何設計繼電器的計時/計數電路

計數繼電器(用步進計數繼電器)，行程開關輸入，繼電器輸出，行程開關每動作一次，10個繼電器輪流工作.見電路圖

⑶ 計數器電路怎麼設計

計數器電路設計：

該計數器可實現按鍵計數、增減控制、手/自動清零等功能。需版要准備下列元權件：共陰極7段數碼管、按鍵開關、4511（BCD鎖存/7段解碼/驅動器）、4516（可預置4位二進制加/減計數器）、40106(或7414，六反相施密特觸發器)、4001（或7400，四2輸入與非門）、4093（或74132，四與非施密特觸發器）以及麵包板、電阻、電容若干。另外還需要准備+5V穩壓電源一台，或自製電源模塊.

⑷ 數字鍾電路設計

根據設計任務和要求，對照數字電子鍾的框圖，可以分以下幾部分進行模塊化設計。

1. 秒脈沖發生器

脈沖發生器是數字鍾的核心部分，它的精度和穩定度決定了數字鍾的質量，通常用晶體振盪器發出的脈沖經過整形、分頻獲得1Hz的秒脈沖。如晶振為32768 Hz，通過15次二分頻後可獲得1Hz的脈沖輸出.

2. 計數解碼顯示

秒、分、時、日分別為60、60、24、7進制計數器、秒、分均為60進制，即顯示00～59，它們的個位為十進制，十位為六進制。時為二十四進制計數器，顯示為00～23，個位仍為十進制，而十位為三進制，但當十進位計到2，而個位計到4時清零，就為二十四進制了。

周為七進制數，按人們一般的概念一周的顯示日期「日、1、2、3、4、5、6」，所以我們設計這個七進制計數器，應根據解碼顯示器的狀態表來進行，如表1.1所示。

按表1.1狀態表不難設計出「日」計數器的電路（日用數字8代替）。

所有計數器的解碼顯示均採用BCD—七段解碼器，顯示器採用共陰或共陽的顯示器。

Q4 Q3 Q2 Q1
顯示

1 0 0 0
日

0 0 0 1
1

0 0 1 0
2

0 0 1 1
3

0 1 0 0
4

0 1 0 1
5

0 1 1 0
6

表1.1 狀態表

3. 校時電路

在剛剛開機接通電源時，由於日、時、分、秒為任意值，所以，需要進行調整。

置開關在手動位置，分別對時、分、秒、日進行單獨計數，計數脈沖由單次脈沖或連續脈沖輸入。

4. 整點報時電路

當時計數器在每次計到整點前六秒時，需要報時，這可用解碼電路來解決。即

當分為59時，則秒在計數計到54時，輸出一延時高電平去打開低音與門，使報時聲按500Hz頻率嗚叫5聲，直至秒計數器計到58時，結束這高電平脈沖；當秒計數到59時，則去驅動高音1KHz頻率輸出而鳴叫1聲。

五、參考電路

數字電子鍾邏輯電路參考圖如圖1.3所示。

參考電路簡要說明

1. 秒脈沖電路

由晶振32768Hz經14分頻器分頻為2Hz，再經一次分頻，即得1Hz標准秒脈沖，供時鍾計數器用。

2. 單次脈沖、連續脈沖

這主要是供手動校時用。若開關K1打在單次端，要調整日、時、分、秒即可按單次脈沖進行校正。如K1在單次，K2在手動，則此時按動單次脈沖鍵，使周計數器從星期1到星期日計數。若開關K1處於連續端，則校正時，不需要按動單次脈沖，即可進行校正。單次、連續脈沖均由門電路構成。

3. 秒、分、時、日計數器

這一部分電路均使用中規模集成電路74LS161實現秒、分、時的計數，其中秒、分為六十進制，時為二十四進制。從圖3中可以發現秒、分兩組計數器完全相同。當計數到59時，再來一個脈沖變成00，然後再重新開始計數。圖中利用「非同步清零」反饋到/CR端，而實現個位十進制，十位六進制的功能。

時計數器為二十四進制，當開始計數時，個位按十進制計數，當計到23時，這時再來一個脈沖，應該回到「零」。所以，這里必須使個位既能完成十進制計數，又能在高低位滿足「23」這一數字後，時計數器清零，圖中採用了十位的「2」和個位的「4」相與非後再清零。

對於日計數器電路，它是由四個D觸發器組成的（也可以用JK觸發器），其邏輯功能滿足了表1，即當計數器計到6後，再來一個脈沖，用7的瞬態將Q4、Q3、Q2、Q1置數，即為「1000」，從而顯示「日」（8）。

4．解碼、顯示

解碼、顯示很簡單，採用共陰極LED數碼管LC5011-11和解碼器74LS248，當然也可用共陽數碼管和解碼器。

1. 整點報時

當計數到整點的前6秒鍾，此時應該准備報時。圖3中，當分計到59分時，

將分觸發器QH置1，而等到秒計數到54秒時，將秒觸發器QL置1，然後通過QL與QH相與後再和1s標准秒信號相與而去控制低音喇叭嗚叫，直至59秒時，產生一個復位信號，使QL清0，停止低音嗚叫，同時59秒信號的反相又和QH相與後去控制高音喇叭嗚叫。當計到分、秒從59：59—00：00時，嗚叫結束，完成整點報時。

2. 嗚叫電路

嗚叫電路由高、低兩種頻率通過或門去驅動一個三極體，帶動喇叭嗚叫。1KHz

和500Hz從晶振分頻器近似獲得。如圖中CD4060分頻器的輸出端Q5和Q6。Q5輸出頻率為1024Hz，Q6輸出頻率為512Hz。

⑸ 數字電路的計數器設計

計數器是一種能夠記錄脈沖數目的裝置，是數字電路中最常用的邏輯部件。計數器在數字系統中主要是對脈沖的個數進行計數，以實現測量、計數和控制的功能，同時兼有分頻功能。計數器由基本的計數單元和一些控制門所組成，計數單元則由一系列具有存儲信息功能的各類觸發器構成。計數器在數字系統中應用廣泛，如在電子計算機的控制器中對指令地址進行計數。

計數器按進位制不同，分為二進制計數器和十進制計數器;按運算功能不同，分為加法計數器、減法計數器和可逆計數器。下面我們以T觸發器構成二進制加法、減法計數器為例介紹計數器的原理。

2.計數器原理—加法計數器
用T觸發器構成二進制加法計數器，如下圖所示。

3位二進制加法器

如上圖所示，是由3個下降沿觸發的T觸發器組成的3位二進制非同步加法器，圖中各個觸發器的J、K輸入端的輸入信號均為1，主要由脈沖信號控制其輸出信號，計數器從Q2 Q1 Q0 =000狀態開始計數。

Q0、Q1、Q2的工作波形，如下圖所示，即在計數輸入脈沖CP的下降的觸發下，觸發器FF0的輸出Q0要翻轉。0變為1或1變為0。由於CP1取自Q0，所以在Q0的下降沿觸發下，FF1的輸出Q1要翻轉。同理，由於CP2=Q1，所以在Q1的下降沿觸發下，FF2的輸出Q2要翻轉。

若用上升沿觸發的T′觸發器同樣可以組成非同步二進制加法計數器，但每一級觸發器的進位脈沖應改為Qˉ端輸出。原因很簡單，當低位觸發器輸出端Q端由1變為0時，Qˉ端的上升沿正好可以作為高位的觸發脈沖。

3.計數器原理—減法計數器
如果將T′觸發器之間按二進制減法規則連接，就可以得到二進制減法計數器。根據二進制減法計數規則。若低位觸發器已經為0，則再輸入一個減法計數脈沖後應翻轉為1，同時向高位發出借位信號，使高位翻轉。

3位二進制減法器

上圖就是按上述規則接成的3位二進制減法計數器。圖中採用上升動作的D觸發器接成的T′觸發器，其中所有D觸發器的D= Qˉ即成為T′觸發器。它的時序圖如下圖所示

⑹ 數字電路問題 設計十進制計數器 急求

設計十進制計數器大概有以下幾種方法：

①用標準的數字集成電路家族來搭建十進制計數器。常用的TTL數字電路家族為7400系列。常用的CMOS數字電路家族為CD4000系列。

②用基本的組合邏輯電路和觸發器來實現。利用數字設計中的狀態圖/卡諾圖等綜合工具從底層門電路來搭建。

③用硬體設計語言來實現。常見的數字設計語言為VHDL和Verilog

其中最快速有效的方法為利用現有的集成電路來搭建。最常見的計數器數字集成晶元為74LS160和74LS161。本例中就選用常見的74LS161-4位二進制計數器來搭建10進制計數器。並用Multisim模擬軟體來驗證設計的實際效果。

74LS161的管腳示意圖如下：

為了驗證設計的實際效果。這里用視頻演示的方法，展示模擬的操作細節和LED計數的輸出效果：

http://v.youku.com/v_show/id_XMjY1ODczODQyOA==.html