電源去耦電路

1. 電源去耦電容為什麼用0.1uF，可以用其它容量的電容嗎

電源去耦電容一方面是集成電路的蓄能電容，另一方面旁路掉該器件的高頻雜訊。
數字電路中典專型的屬去耦電容值是0.1μF。這個電容的分布電感的典型值是5nH。0.1μF的去耦電容有5nH的分布電感，它的並行共振頻率大約在7MHz左右，也就是說，對於10MHz以下的雜訊有較好的去耦效果，對40MHz以上的雜訊幾乎不起作用。
去耦電容的選用並不嚴格，可按C=1/F，即10MHz取0.1μF，100MHz取0.01μF。

2. 電源去耦所用電容的原理

1、電容越大，自身附帶的等效串聯電感也越大，最低頻的旁路效果越好，對高頻的旁路效果越差。
2、一般10uF電容用於低頻雜訊去耦。
3、0.1uF的電容用於高頻雜訊去耦。

3. +5,-5電源荷地之間如何去耦，單電源是0.1uf和10uf並聯，不知雙電源該怎麼辦，求指教

此為去藕電容
1）旁路
旁路電容是為本地器件提供能量的儲能器件，它能使穩壓器的輸出均勻化，降低負載需求。 就像小型可充電電池一樣，旁路電容能夠被充電，並向器件進行放電。 為盡量減少阻抗，旁路電容要盡量靠近負載器件的供電電源管腳和地管腳。 這能夠很好地防止輸入值過大而導致的地電位抬高和雜訊。地彈是地連接處在通過大電流毛刺時的電壓降。
2）去藕
去藕，又稱解藕。 從電路來說， 總是可以區分為驅動的源和被驅動的負載。如果負載電容比較大， 驅動電路要把電容充電、放電， 才能完成信號的跳變，在上升沿比較陡峭的時候， 電流比較大， 這樣驅動的電流就會吸收很大的電源電流，由於電路中的電感，電阻（特別是晶元管腳上的電感，會產生反彈），這種電流相對於正常情況來說實際上就是一種雜訊，會影響前級的正常工作，這就是所謂的「耦合」。
去藕電容就是起到一個「電池」的作用，滿足驅動電路電流的變化，避免相互間的耦合干擾。
將旁路電容和去藕電容結合起來將更容易理解。旁路電容實際也是去藕合的，只是旁路電容一般是指高頻旁路，也就是給高頻的開關雜訊提高一條低阻抗泄防途徑。高頻旁路電容一般比較小，根據諧振頻率一般取0.1μF、0.01μF 等；而去耦合電容的容量一般較大，可能是10μF 或者更大，依據電路中分布參數、以及驅動電流的變化大小來確定。旁路是把輸入信號中的干擾作為濾除對象，而去耦是把輸出信號的干擾作為濾除對象，防止干擾信號返回電源。這應該是他們的本質區別。

4. 關於去耦電容的用法

在直流電源迴路中，負載的變化會引起電源雜訊。例如在數字電路中，當電路從一個狀態轉換為另一種狀態時，就會在電源線上產生一個很大的尖峰電流，形成瞬變的雜訊電壓。配置去耦電容可以抑制因負載變化而產生的雜訊，是印製電路板的可靠性設計的一種常規做法，配置原則如下： 電源輸入端跨接一個10～100uF的電解電容器，如果印製電路板的位置允許，採用100uF以上的電解電容器的抗干擾效果會更好。 為每個集成電路晶元配置一個0.01uF的陶瓷電容器。如遇到印製電路板空間小而裝不下時，可每4～10個晶元配置一個1～10uF鉭電解電容器，這種器件的高頻阻抗特別小，在500kHz～20MHz范圍內阻抗小於1Ω，而且漏電流很小（0.5uA以下）。
對於雜訊能力弱、關斷時電流變化大的器件和ROM、RAM等存儲型器件，應在晶元的電源線（Vcc）和地線（GND）間直接接入去耦電容。 去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。 高手和前輩們總是告訴我們這樣的經驗法則：「在電路板的電源接入端放置一個1～10μF的電容，濾除低頻雜訊；在電路板上每個器件的電源與地線之間放置一個0.01～0.1μF的電容，濾除高頻雜訊。」在書店裡能夠得到的大多數的高速PCB設計、高速數字電路設計的經典教程中也不厭其煩的引用該首選法則（老外俗稱Rule of Thumb）。但是為什麼要這樣使用呢？ 首先就我的理解介紹兩個常用的簡單概念。 什麼是旁路？旁路（Bypass），是指給信號中的某些有害部分提供一條低阻抗的通路。電源中高頻干擾是典型的無用成分，需要將其在進入目標晶元之前提前幹掉，一般我們採用電容到達該目的。用於該目的的電容就是所謂的旁路電容（Bypass Capacitor）,它利用了電容的頻率阻抗特性（理想電容的頻率特性隨頻率的升高，阻抗降低，這個地球人都知道），可以看出旁路電容主要針對高頻干擾（高是相對的，一般認為20MHz以上為高頻干擾，20MHz以下為低頻紋波）。
什麼是退耦？退耦（Decouple），最早用於多級電路中，為保證前後級間傳遞信號而不互相影響各級靜態工作點的而採取的措施。在電源中退耦表示，當晶元內部進行開關動作或輸出發生變化時，需要瞬時從電源在線抽取較大電流，該瞬時的大電流可能導致電源在線電壓的降低，從而引起對自身和其他器件的干擾。為了減少這種干擾，需要在晶元附近設置一個儲電的「小水池」以提供這種瞬時的大電流能力。 在電源電路中，旁路和退耦都是為了減少電源雜訊。旁路主要是為了減少電源上的雜訊對器件本身的干擾（自我保護）；退耦是為了減少器件產生的雜訊對電源的干擾（家醜不外揚）。有人說退耦是針對低頻、旁路是針對高頻，我認為這樣說是不準確的，高速晶元內部開關操作可能高達上GHz，由此引起對電源線的干擾明顯已經不屬於低頻的范圍，為此目的的退耦電容同樣需要有很好的高頻特性。本文以下討論中並不刻意區分退耦和旁路，認為都是為了濾除雜訊，而不管該雜訊的來源。 簡單說明了旁路和退耦之後，我們來看看晶元工作時是怎樣在電源在卟 扇諾摹N頤牆 ⒁桓黽虻サ?/span>IO Buffer模型，輸出採用圖騰柱IO驅動電路，由兩個互補MOS管組成的輸出級驅動一個帶有串聯源端匹配電阻的傳輸線（傳輸線阻抗為Z0）。

5. 用一個去耦電容合適呢，還是每一個運放都加一個去

運放電源去耦旁路措施

每個集成運放的電源引線，一般都應採用去耦旁路措施，即從電源引線端到地跨接一個高性能的電容，如圖所示。圖中的高頻旁路電容，通常可選用高頻性能優良的陶瓷電容，其值約為0.1μF。或採用lμF的鉭電容。這些電容的內電感值都較小。在運放的高速應用時，旁路電容C1和C2應接到集成運放的電源引腳上，引線盡量短，這樣可以形成低電感接地迴路。當所使用的放大器的增益帶寬乘積大於10MHz時，應採用更嚴格的高頻旁路措施，此時應選用射頻旁路電容，如0.1μF圓片陶瓷電容，同時每個印刷板或每4～5個集成晶元再增加一對(C1和C2)鉭電容。對於通用集成晶元，對旁路的要求不高，但也不能忽視，通常最好每4～5個器件加一套旁路電容。不論所用集成電路器件有多少，每個印刷板都要至少加一套旁路電容。

電路具體處理

我們可以在電路中數數有多少個晶元有幾個電源端（正負電源），在每個電源端都接一個去耦電容到地端。有時在電路圖上可以看到下圖所示的這樣，電源連了很多電容到地端，其實這些就是去耦電容，在布PCB時，要在晶元電源端就近布置這些去耦電容，而不應該把去耦電容在電源部分都布了，這樣的話就起不到去耦的作用。

參考資料：

1.貼片獨石陶瓷電容器電氣特性說明說明

2.陶瓷電容封裝指南

6. 電子 技術 電路中 電源去耦是個什麼概念為什麼要去耦什麼作用一定採納

各種電路共用一個電壓源，干擾信號會通過電源迴路耦合到電路中，在各個專電路的電源端加退耦電屬容，使干擾信號接地。
http://wenku..com/view/be4ed17d1711cc7931b71659.html

7. 去耦陶瓷電容在電源和地引腳的作用是什麼

去掉電源線路感應到的高頻干擾信號，起旁路作用。

8. 關於電源去耦時串聯電阻的作用

去耦電路中串入小電阻形成RC濾波器，延長電容的充放電時間，減小電源紋波。若作為比較器的標准電平，該引腳的穩定度是越高越好。

9. 電源去耦電容為何要接近IC電源引腳

簡單來說，減少寄生電感，減少LdI/Dt引起的晶元電源端電壓降。在高速電路，得到更好的去耦效果。

10. 電源去耦和電源濾波是一回事嗎

不相同，電源濾波使用的是大容量的電解電容，是用來去除直流電中工頻波形（專50Hz－100Hz）減小直流電的波動屬程度，即起平滑波形的作用；去耦電容的容量很小，通常為0.01-0.1uF，是用來濾除電路在工作時產生的高頻諧波成分。這里要注意，大容量的電解電容是無法濾除高頻諧波成分的。