電流阱電路

㈠ 電流阱和電流源的區別

阱電流的「阱」是陷阱的「阱」，意為吸收。阱電流意為吸收電流，也可理解為吸電流、負電流、灌電流.
電流源則是提供電流，輸出電流的意思。以電流為參數作為輸出目的的電路及器件。

㈡ 硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什麼要求

P管。接地。

CMOS器件也有不同的結構，如鋁柵和硅柵CMOS以及p阱、n阱和雙阱CMOS。鋁柵CMOS和硅柵CMOS的主要差別，是器件的柵極結構所用材料的不同。

P阱CMOS則是在n型硅襯底上製造p溝管，在p阱中製造n溝管，其阱可採用外延法、擴散法或離子注入方法形成。該工藝應用得最早，也是應用得最廣的工藝，適用於標准CMOS電路及CMOS與雙極npn兼容的電路。N阱CMOS，是在p型硅襯底上製造n溝晶體管，在n阱中製造p溝晶體管，其阱一般採用離子注入方法形成。

(2)電流阱電路擴展閱讀：

注意事項：

在鋁柵工藝中,源內(In-Source)蒸發鋁是比濺射鋁淀積更好的工藝步驟。選擇能使加固程度最優化的工藝步驟，可將硅柵CMOS工藝所作產品的加固水平提高一個數量級以上。

NMOS集成電路是N溝道MOS電路，NMOS集成電路的輸入阻抗很高，基本上不需要吸收電流，因此CMOS與NMOS集成電路連接時不必考慮電流的負載問題。NMOS集成電路大多採用單組正電源供電，並且以5V為多。

㈢ 運放輸出端最大電流怎麼測量

短路輸出電流被定義為當運放的輸出與地、電源的兩個端電壓之一短接時，運放可以給出的最大輸出電流。短路電流確定了運放輸出的驅動能力，在很多運放中短路輸出電流包括源（sourcing）電流和阱（sinking）電流。分別表示輸出端和正電源與負電源短接時的最大輸出電流。

㈣ 關於一個MOS管組成的電壓選擇電路的電路分析，請個人大俠幫忙分析一下，先謝謝啦！

個人觀點。。。。。。
首先MOS管是四端器件，柵源漏襯，一般源襯短接。
在集成電路製造中，NMOS製作在P型襯底上，P襯上做N阱，而PMOS做在N阱上的，
如果只有一個PMOS管（比如左邊的電路），
那麼當控制引腳是高電平時，左邊電路導通，現在假設只有Q5，電源通過Q5的源端再經過溝道區到達漏端然後輸出。
也就是說，此時漏端是高電平，而漏端是P型半導體區域，襯底是N型的，這即是說漏到N阱有一條低阻通路（正向pn結，很小的電壓即可導通），一旦N阱接到什麼低電平的地方，立馬會出現大的電流，那就完蛋啦。
如果在串聯一個PMOS，注意第二個PMOS是反向的，現在我們從電源開始走一遍。
首先是電源，然後來到第一個PMOS的襯，P+（表示重摻雜）半導體區域，然後來到第一個PMOS的源，P區域，再經過第一個的柵來到第一個PMOS的漏端，還是P區域。接下來來到第二個PMOS『漏』（其實這種說法不對但是更易於理解），這個也是P區域，那麼第二個PMOS的『漏』是不是可以和第一個的漏合並咯，都是P區域半導體嘛。再下來到第二個MOS的柵再到第二個MOS的『源』，然後來到第二個的襯，P+區域，而這個P+區域接的是高電位。也就是說電荷只會在每個P區域之間交換，不會無聊的去克服勢壘到達N阱的N區域的。這樣避免了大規模漏電。也就是說輸出端只輸出高電平而不輸出大的電流。在電路上講輸出阻抗很較大，這樣就不會影響下一級電路的設計了，這是大部分電路的理想要求哦

至於肖特基二極體，應該是用來鉗位的吧，保證輸出不會高於某個電壓值。比如鉗位電壓是1.5V，那麼選中左邊的時候，輸出是1.5V而不是3.3V
。。。。。。。只是個人這么覺得，，，，，

㈤ 什麼是Latch-up效應，試分析CMOS電路產生Latch-up效應的原因，通常使用哪些方法來防止或抑制Latch-up效應

Latch up 的定義
􀂃 Latch up 最易產生在易受外部干擾的I/O電路處, 也偶爾
發生在內部電路
􀂃 Latch up 是指cmos晶片中, 在電源power VDD和地線
GND(VSS)之間由於寄生的PNP和NPN雙極性BJT相互
影響而產生的一低阻抗通路, 它的存在會使VDD和
GND之間產生大電流
􀂃 隨著IC製造工藝的發展, 封裝密度和集成度越來越高,
產生Latch up的可能性會越來越大
􀂃 Latch up 產生的過度電流量可能會使晶元產生永久性的
破壞, Latch up 的防範是IC Layout 的最重要措施之一
Latch up 的原理圖分析
Latch up 的原理分析Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到
集電極(collector)的增益可達數百倍；Q2是一側面式的
NPN BJT，基極為P substrate，到集電極的增益可達數
十倍；Rwell是nwell的寄生電阻；Rsub是substrate電
阻。
以上四元件構成可控硅（SCR）電路，當無外界干
擾未引起觸發時，兩個BJT處於截止狀態，集電極電流
是C-B的反向漏電流構成，電流增益非常小，此時
Latch up不會產生。當其中一個BJT的集電極電流受外
部干擾突然增加到一定值時，會反饋至另一個BJT，從
而使兩個BJT因觸發而導通，VDD至GND（VSS）間
形成低抗通路，Latch up由此而產生。
CMOS電路中的寄生雙極型晶體管部分出現閂鎖，必須滿足以下幾個條件：
(1) 電路要能進行開關轉換,其相關的PNPN結構的迴路增益必須大於1
即 βnpn*βpnp >1，在最近的研究中,把閂鎖產生的條件用寄生雙極晶體管的有效注入效率和小信號電流增益來表達。即
(2) 必須存在一種偏置條件，使兩只雙極型晶體管導通的時間足夠長，以使
通過阻塞結的電流能達到定義的開關轉換電流的水平。一般來說，雙極管的導通都是由流過一個或兩個發射極/基極旁路電阻的外部激發電流所引起的。
(3) 偏置電源和有關的電路，必須能夠提供至少等於PNPN結構脫離阻塞態
所需開關轉換電流和必須能提供至少等於使其達到閂鎖態的保持電流。
閂鎖的觸發方式：
(1) 輸入或輸出節點的上沖或下沖的觸發，使第一個雙極型晶體管導通，然
後再使第二個雙極型晶體管導通。當流入寄生PNPN結構的總電流達到開關轉換電流時，閂鎖就發生。
(2) 當流過阱-襯底結的雪崩電流，光電流及位移電流，，同時通過兩個旁路
電阻RW，RS時，旁路電阻較大的晶體管先導通。然而要使閂鎖發生，第二個雙極型晶體管必須導通。同時通過PNPN結構的總電流必須達到開關轉換電流。
(3) 當出現穿通,場穿通時，低阻通路一般發生在電源和地線之間，或者發
生在電源和襯底發生器之間。在源-漏發生雪崩擊穿的情況下，低阻通路發生在電源和信號線之間，或者發生在信號線和襯底發生器之間。這些來源於穿通，場穿通或漏結雪崩的電流，一旦PNPN結構的電流達到用取消被激發晶體管旁路電阻形成的三極體結構計算的開關轉換電流時，至少會發生瞬時閂鎖，若總電流也能達到四極管結構開關轉換電流，即閂鎖將維持下去。
閂鎖的防止技術：
體硅CMOS中的閂鎖效應起因於寄生NPN和PNP雙極晶體管形成的PNPN
結構，若能使兩只晶體管的小信號電流增益之和小於1，閂鎖就可防止。一是將雙極型晶體管的特性破壞掉，即通過改進CMOS製造工藝，用減少載流子運輸或注入的方法來達到破壞雙極型晶體管作用的目的，例如，摻金，中子輻射形成基區阻礙電場以及形成肖特基源/漏勢壘等。二是將兩個雙極型晶體管間的耦合去掉，即防止一隻雙極管導通另一隻雙極管，這可通過版圖設計和工藝技術來實現。版圖設計去耦技術包括：
版圖級抗閂鎖措施：
(1) 加粗電源線和地線,合理布局電源接觸孔,減小橫向電流密度和串聯電阻.
採用接襯底的環形VDD電源線,並盡可能將襯底背面接VDD.增加電源VDD和VSS接觸孔,並加大接觸面積.對每一個接VDD的孔都要在相鄰的阱中配以對應的VSS接觸孔,以便增加並行的電流通路.盡量使VDD和VSS的接觸孔的長邊相互平行.接VDD的孔盡可能安排得離阱遠些.接VSS的孔盡可能安排在p阱的所有邊上.
(2) 加多子保護環或少子保護環。其中多子保護環主要可以減少RS和RW；
少子環可以預先收集少子，減小橫向三極體的β值，從而到達減小閂鎖效應的目的。
工藝級抗閂鎖措施：
(1) 降低少數載流子的壽命可以減少寄生雙極型晶體管的電流增益，一般使
用金摻雜或中子輻射技術，但此方法不易控制且也會導致漏電流的增加。
(2) 倒轉阱技術，可以減小寄生三極體的阱電阻，防止寄生三極體EB結導
通。倒轉阱如下圖所示：
(3) 另一種減少閂鎖效應的方法，是將器件製作於重摻雜襯底上的低摻雜外
延層中。重摻雜襯底提供一個收集電流的高傳導路徑，降低了RS，若在阱中加入重摻雜的p+埋層(或倒轉阱)，又可降低RW。實驗證明,此方法製造的CMOS電路有很高的抗閂鎖能力。
(4) 閂鎖亦可通過溝槽隔離結構來加以避開。在此技術中，利用非等向反應
離子濺射刻蝕，刻蝕出一個比阱還要深的隔離溝槽。接著在溝槽的底部和側壁上生長一熱氧化層，然後淀積多晶硅或二氧化硅，以將溝槽填滿。因為n溝道與p溝道MOSFET被溝槽所隔開，所以此種方法可以消除閂鎖。
以上措施都是對傳統CMOS工藝技術的改造，更先進的工藝技術如SOI(Silicon on Insulator)等能從根本上來消除閂鎖產生，但工藝技術相對來講要復雜一些。
電路應用級抗閂鎖措施：
(1) 要特別注意電源跳動。防止電感元件的反向感應電動勢或電網雜訊竄入CMOS電路，引起CMOS電路瞬時擊穿而觸發閂鎖效應.因此在電源線較長的地方,要注意電源退耦，此外還要注意對電火花箝位。
(2) 防止寄生晶體管的EB結正偏。輸入信號不得超過電源電壓，如果超過這個范圍，應加限流電阻。因為輸入信號一旦超過電源電壓,就可能使EB結正偏而使電路發生閂鎖。輸出端不宜接大電容,一般應小於0.01uF.
(3) 電流限制。CMOS的功耗很低,所以在設計CMOS系統的電源時，系統實際需要多少電流就供給它多少電流，電源的輸出電流能力不要太大。從寄生可控硅的擊穿特性中可以看出，如果電源電流小於可控硅的維持電流，那麼即使寄生可控硅有觸發的機會，也不能維持閂鎖，可通過加限流電阻來達到抑制閂鎖的目的。
綜上所述,CMOS電路具有其它電路無法比擬的低功耗的優點，是在ULSI領域最有前途的電路結構。但傳統CMOS電路的工藝技術會產生與生俱來的閂鎖效應(當然必須滿足閂鎖形成的三個條件)，從而限制了它的應用。一般可以從版圖設計，工藝過程及電路應用等方面採取各種技術措施，盡可能地避免，降低或消除閂鎖的形成，從而為CMOS電路的廣泛應用奠定基礎。
版圖設計時，要盡量降低電路密度，襯底和阱的串聯電阻，偽收集極的引入，可以切斷形成閂鎖的迴路。設計工藝時，可以採用適量的金摻雜，深阱，高能離子注入形成倒轉阱，低阻外延技術等來降低寄生晶體管的電流增益和串聯電阻；溝槽隔離基本上可以完全切斷形成閂鎖的迴路；更先進的SOI技術可以完全消除閂鎖的形成。電路應用時,要盡量避免雜訊的引入，附加限流電阻等措施。
防止閂鎖效應方法的發展
摻金，中子輻照（會增加泄漏電流和影響成品率）——》介質隔離（增加成本）——》優化版圖措施（多子或少子保護環，電源與地線布線技術）——》重摻雜襯底外延加重摻雜掩埋層技術

㈥ 電流源和電流阱的工程實際意義

阱電流的「阱」是陷阱的「阱」，意為吸收。阱電流意為吸收電流，也可理解為吸電流、負電流、灌電流. 電流源則是提供電流，輸出電流的意思。以電流為參數作為輸出目的的電路及器件。

㈦ 74系列高速CMOS有幾種電路

CMOS電路 MOS電路又稱場效應集成電路，屬於單極型數字集成電路。單極型數字集成電路中只利用一種極性的載流子（電子或空穴）進行電傳導。它的主要優點是輸入阻抗高、功耗低、抗干擾能力強且適合大規模集成。特別是其主導產品CMOS集成電路有著特殊的優點，如靜態功耗幾乎為零，輸出邏輯電平可為VDD或VSS，上升和下降時間處於同數量級等，因而CMOS集成電路產品已成為集成電路的主流之一。其品種包括4000系列的CMOS電路以及74系列的高速CMOS電路。其中74系列的高速CMOS電路又分為三大類：HC為CMOS工作電平；HCT為TTL工作電平（它可與74LS系列互換使用）；HCU適用於無緩沖級的CMOS電路。74系列高速CMOS電路的邏輯功能和引腳排列與相應的74LS系列的品種相同，工作速度也相當高，功耗大為降低。74系列可以說是我們平時接觸的最多的晶元，74系列中分為很多種，而我們平時用得最多的應該是以下幾種：74LS，74HC，74HCT這三種
輸入電平 輸出電平 74LS TTL電平 TTL電平 74HC COMS電平 COMS電平 74HCT TTL電平 COMS電平另外，隨著推出BiCMOS集成電路，它綜合了雙極和MOS集成電路的優點，普通雙極型門電路的長處正在逐漸消失，一些曾經佔主導地位的TTL系列產品正在逐漸退出市場。CMOS門電路不斷改進工藝，正朝著高速、低耗、大驅動能力、低電源電壓的方向發展。BiCMOS集成電路的輸入門電路採用CMOS工藝，其輸出端採用雙極型推拉式輸出方式，既具有CMOS的優勢，又具有雙極型的長處，已成為集成門電路的新寵。3、 CMOS集成電路的性能及特點 功耗低CMOS集成電路採用場效應管，且都是互補結構，工作時兩個串聯的場效應管總是處於一個管導通另一個管截止的狀態，電路靜態功耗理論上為零。實際上，由於存在漏電流，CMOS電路尚有微量靜態功耗。單個門電路的功耗典型值僅為20mW，動態功耗（在1MHz工作頻率時）也僅為幾mW。 工作電壓范圍寬CMOS集成電路供電簡單，供電電源體積小，基本上不需穩壓。國產CC4000系列的集成電路，可在3~18V電壓下正常工作。 邏輯擺幅大CMOS集成電路的邏輯高電平"1"、邏輯低電平"0"分別接近於電源高電位VDD及電源低電位VSS。當VDD=15V，VSS=0V時，輸出邏輯擺幅近似15V。因此，CMOS集成電路的電壓利用系數在各類集成電路中指標是較高的。 抗干擾能力強CMOS集成電路的電壓雜訊容限的典型值為電源電壓的45%，保證值為電源電壓的30%。隨著電源電壓的增加，雜訊容限電壓的絕對值將成比例增加。對於VDD=15V的供電電壓（當VSS=0V時），電路將有7V左右的雜訊容限。 輸入阻抗高CMOS集成電路的輸入端一般都是由保護二極體和串聯電阻構成的保護網路，故比一般場效應管的輸入電阻稍小，但在正常工作電壓范圍內，這些保護二極體均處於反向偏置狀態，直流輸入阻抗取決於這些二極體的泄露電流，通常情況下，等效輸入阻抗高達103~1011?，因此CMOS集成電路幾乎不消耗驅動電路的功率。 溫度穩定性能好由於CMOS集成電路的功耗很低，內部發熱量少，而且，CMOS電路線路結構和電氣參數都具有對稱性，在溫度環境發生變化時，某些參數能起到自動補償作用，因而CMOS集成電路的溫度特性非常好。一般陶瓷金屬封裝的電路，工作溫度為-55 ~ +125℃；塑料封裝的電路工作溫度范圍為-45 ~ +85℃。 扇出能力強扇出能力是用電路輸出端所能帶動的輸入端數來表示的。由於CMOS集成電路的輸入阻抗極高，因此電路的輸出能力受輸入電容的限制，但是，當CMOS集成電路用來驅動同類型，如不考慮速度，一般可以驅動50個以上的輸入端。 抗輻射能力強CMOS集成電路中的基本器件是MOS晶體管，屬於多數載流子導電器件。各種射線、輻射對其導電性能的影響都有限，因而特別適用於製作航天及核實驗設備。 可控性好CMOS集成電路輸出波形的上升和下降時間可以控制，其輸出的上升和下降時間的典型值為電路傳輸延遲時間的125%~140%。 介面方便因為CMOS集成電路的輸入阻抗高和輸出擺幅大，所以易於被其他電路所驅動，也容易驅動其他類型的電路或器件。++++++++++++++++++++++++++++++++++++++++TTL—Transistor-Transistor Logic 三極體－三極體邏輯MOS—Metal-Oxide Semiconctor 金屬氧化物半導體晶體管CMOS—Complementary Metal-Oxide Semiconctor互補型金屬氧化物半導體晶體管+++++++++++++++++++++++++++++++++++++++++Q：為什麼BJT比CMOS速度要快?A：很多人只知道BJT比CMOS快，但不知道為什麼。
主要是受遷移率的影響。以NPN管和NMOS為例，BJT中的遷移率是體遷移率，大約為1350cm2/vs。NMOS中是半導體表面遷移率，大約在400-600cm2/vs。所以BJT的跨導要高於MOS的，速度快於MOS。這也是NPN（NMOS）比PNP（PMOS）快的原因。 NPN比PNP快也是因為載流子遷移率不同，NPN中的基區少子是電子，遷移率大（1350左右）；PNP的基區少子是空穴（480左右）。所以同樣的結構和尺寸的管子，NPN比PNP快。所以在雙極工藝中，是以作NPN管為主，PNP都是在兼容的基礎上做出來的。MOS工藝都是以N阱PSUB工藝為主，這種工藝可做寄生的PNP管，要做NPN管就要是P阱NSUB工藝。 BJT是之所以叫bipolar，是因為基區中既存在空穴又存在電子，是兩種載流子參與導電的；而MOS器件的反形層中只有一種載流子參與導電。
但並不是因為兩種載流子導電總的遷移率就大了。而且情況可能恰恰相反。因為載流子的遷移率是與溫度和摻雜濃度有關的。半導體的摻雜濃度越高，遷移率越小。而在BJT中，少子的遷移率起主要作用。
NPN管比PNP管快的原因是NPN的基子少子是電子，PNP的是空穴，電子的遷移率比空穴大。NMOS比PMOS快也是這個原因。
而NPN比NMOS快的原因是NPN是體器件，其載流子的遷移率是半導體內的遷移率；NMOS是表面器件，其載流子的遷移率是表面遷移率（因為反形層是在柵氧下的表面形成的）。而半導體的體遷移率大於表面遷移率。