加法器電路原理

A. 全加器的工作原理

全加器英語名稱為full-adder，是用門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。

一位全加器(FA)的邏輯表達式為：

S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B為要相加的數，Cin為進位輸入；S為和，Co是進位輸出；如果要實現多位加法可以進行級聯，就是串起來使用。

比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法。

如果將全加器的輸入置換成A和B的組合函數Xi和Y（S0…S3控制）,然後再將X,Y和進位數通過全加器進行全加，就是ALU的邏輯結構結構。即 X＝f（A，B)；Y＝f（A，B）不同的控制參數可以得到不同的組合函數,因而能夠實現多種算術運算和邏輯運算。

假設超前進位加法器中的每個門時延是t，對於4位加法，最多經過4t的時延，而且，即使增加更多的位數，其時延也是4t。

對比串列進位加法器和超前進位加法器，前者線路簡單，時延與參與計算的二進制串長度成正比，而後者則是線路復雜，時延是固定值。

通常，對於32的二進制串，可以對其進行分組，每8位一組，組內加法用超前進位加法器，組間進位則用串列進位。採用這種折中方法，既保證了效率，又降低了內部線路復雜度。

B. 加法器的設計原理

加法器是數字系統中的基本邏輯器件，減法器和硬體乘法器均可以用加法器來構成。因此，它也常常是數字信號處理(DSP)系統中的限速元件。通過仔細優化加法器可以得到一個速度快且面積小的電路，同時也大大提高了數字系統的整體性能。1. 加法器設計概述目前，多位加法器有兩種主要的構成方式，即串列進位方式和並行進位方式。並行進位加法器設有進位產生邏輯，運算速度較快。串列進位加法器是將全加器級聯構成多位加法器。並行進位加法器通常比串列級聯加法器佔用更多的資源。隨著位數的增加，相同位數的並行加法器與串列加法器之間的差距也越來越大。因此，在工程實踐中，選擇加法器往往需要在速度和容量之間進行折中，從而尋找到一個恰到好處的應用方案。實踐證明，4位二進制並行加法器和串列級聯加法器佔用幾乎相同的資源。這樣，多位加法器由4位二進制並行加法器通過級聯構成是較好的選擇。本節將通過介紹4位並行加法器和8位串列加法器來講述這種折中策略的使用。2. 4位並行加法器(1) 並行加法器原理圖10-10給出了4位並行二進制加法器的內部結構。可以看出，加法器能夠一次性輸出4BIT的加法結果和進位邏輯。各位之間是並行關系，但是各級全加器之間仍然是級聯關系，這是因為FPGA使用查找表的原理實現加法功能，因而可以直接實現並聯加法功能，而不需要優化內部CMOS進位鏈的結構，如超前進位等。
（點擊查看大圖）圖10-10 4位二進制並行加法器(2) 並行加法器程序例10-3給出了4BIT並行二進制加法器的VHDL語言描述。可以看出，行為級的描述中直接將兩個加數進行並行相加，隨後將結果的最高位賦值給進位輸出端COUT。能夠簡單地描述並行二進制加法器得益於強大的IEEE庫函數，它能夠支持並行數據的直接相加並自動轉換非等長矢量數據的類型以求得最後的結果。【例10-3】4BIT並行加法器的VHDL描述
-- Mole : 4ADD (ADDER Unit) -- File : 4ADD.vhd -- Library : ieee,....... -- Description : It is a basic example of ADDER Circuit -- Simulator : Quartus 7.2 / Windows XP -- Synthesizer : Quartus 7.2 / WindowsXP -- Author / Designer : Bernlee ([email protected]) -- Revision Number : 1 -- Date of Change : 28th March 2009 -- Modifier : Bernlee ([email protected]) -- Description : Initial Design LIBRARY IEEE;
--調用IEEE庫函數 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;
--調用運算程序包 USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADD4BIT IS
--並行加法器實體入口 PORT( CIN4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
--4位加數A B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
--4位加數B S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
--運算結果 COUT4:OUT STD_LOGIC
--最終進/借位信號 ); END ADD4BIT;
--加法器實體結束 ARCHITECTURE example OF ADD4BIT IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0):="00000";
--求和結果 SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);
--補齊加數長度 BEGIN A5<='0'&A4;
--5位加數A B5<='0'&B4;
--5位加數B S5<=A5+B5+CIN4;
--求和A+B S4<=S5(3 DOWNTO 0);
--求和結果 COUT4<=S5(4);
--最終進/借位 END example; 來源：網界網論壇

C. 二進制加法器電路工作原理,畫電路圖,文字說明執行過程

二進制加法器是數字電路的基本部件之一。二進制加法運算同邏輯加法運算的含義是不同的。前者是數的運算，而後者表示邏輯關系。二進制加法是「逢二進一」，即1+1=10，而邏輯加則為1+1=1。

D. 加法器原理怎麼進行加減乘除

【中文名】：加法器
【外文名】：Pascaline
【定 義】：產生數的和的裝置
【作 用】：產生數的和
【出 入】：加數和被加數
【類 型】：一種數位電路
【舉 例】：BCD、加三碼
【工作原理】：
設一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向高位的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則和
si=aiii+ibii+iici+aibici ，(1)
進位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
則 ci+1= gi+pici， (5)
只要aibi=1，就會產生向i+1位的進位，稱g為進位產生函數；同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進位傳遞函數。把式(5)展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
隨著位數的增加式(6)會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數無關的常數。一旦進位（c1~cn-1）算出以後，和也就可由式（1）得出。
使用上述公式來並行產生所有進位的加法器就是超前進位加法器。產生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯加法器（一般要2n級門延遲）相比，（特別是n比較大的時候）超前進位加法器的延遲時間大大縮短了。

E. 簡述二進制加法器的原理

二進制數有兩個特點：它由兩個基本字元0，1組成，二進制數運算規律是逢二進一。
1） 二進制數中只有兩個字元0和1，表示具有兩個不同穩定狀態的元器件。例如，電路中有，無電流，有電流用1表示，無電流用0表示。類似的還比如電路中電壓的高，低，晶體管的導通和截止等。
2） 二進制數運算簡單，大大簡化了計算中運算部件的結構。

F. 8位加法器原理圖

8位加法器原理圖:

8位加法器：指的是最大容量為8位的加法器。

加法器是產生數的和的裝置。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。若加數、被加數與低位的進位數為輸入，而和數與進位為輸出則為全加器。常用作計算機算術邏輯部件，執行邏輯操作、移位與指令調用。在電子學中，加法器是一種數位電路，其可進行數字的加法計算。在現代的電腦中，加法器存在於算術邏輯單元（ALU）之中。 加法器可以用來表示各種數值，如：BCD、加三碼，主要的加法器是以二進製作運算。由於負數可用二的補數來表示，所以加減器也就不那麼必要。

G. 一位加法器的工作原理，二進制的加法器原理也可以。如二進制中1+1怎樣計算等於10

s=a xor b xor cin ; cout=(a and b) or ( cin and (a xor b))
s 是和輸出，cout是進位輸出，cin是進位，這是全加器公式，兩位的加法器，只要將兩個全加器級聯就行了

H. 模電加法器電路圖有哪些

下圖是由運算放大器構成的反相加法器的電路圖：

uo=-[ui1*RF/R1+ui2*RF/R2]

I. 加法器的工作原理

設一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向高位的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則和
si=aiii+ibii+iici+aibici ，(1)進位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
則 ci+1= gi+pici， (5)
只要aibi=1，就會產生向i+1位的進位，稱g為進位產生函數；同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進位傳遞函數。把式(5)展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
隨著位數的增加式(6)會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數無關的常數。一旦進位（c1~cn-1）算出以後，和也就可由式（1）得出。
使用上述公式來並行產生所有進位的加法器就是超前進位加法器。產生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯加法器（一般要2n級門延遲）相比，（特別是n比較大的時候）超前進位加法器的延遲時間大大縮短了。

J. 加法器原理

【中文名】：加法器
【外文名】：Pascaline
【定 義】：產生數的和的裝置
【作 用】：產生數的和
【出 入】：加數和被加數
【類 型】：一種數位電路
【舉 例】：BCD、加三碼
【工作原理】：
設一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向高位的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則和
si=aiii+ibii+iici+aibici ，(1)
進位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
則 ci+1= gi+pici， (5)
只要aibi=1，就會產生向i+1位的進位，稱g為進位產生函數；同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進位傳遞函數。把式(5)展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
隨著位數的增加式(6)會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數無關的常數。一旦進位（c1~cn-1）算出以後，和也就可由式（1）得出。
使用上述公式來並行產生所有進位的加法器就是超前進位加法器。產生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯加法器（一般要2n級門延遲）相比，（特別是n比較大的時候）超前進位加法器的延遲時間大大縮短了。