组合逻辑电路实验报告

Ⅰ 三相交流电路试验结论如何写

《数字电路实验与课程设计》实验教学大纲

2004版

课程名称及性质：数字电路实验与课程设计 必修课

英文名称： Digital Circuit Experiment and Course Design

课程编号：050223

课程类别：技术、专业基础

课程总学时：32

实验学时：32

开设学期：5、6

面向专业：电子信息科学与技术

第一部分：实验

一、实验目的和任务

本课程目的是使学生掌握数字电路的基础理论，培养学生设计组合、时序及模数/数模转换电路和设计综合应用电路的能力，并能够在查阅器件手册的基础上，熟悉各类数字电路元件的特点及应用。使学生初步具有数字电路设计、制作、调试能力，并具有数字系统设计的思想。

二、实验教学的基本要求

学生应掌握数制的概念和转换方法，掌握组合逻辑电路的基本特点与设计方法，掌握时序逻辑电路、脉冲波型产生电路、模数/数模转换电路的基本特点与设计方法以及典型时序逻辑电路的工作原理与分析方法，会使用多种常用的器件手册，了解查找数字电路器件的常用途径，了解常用数字电路器件的分类，了解各类数字电路器件的物理特性，了解器件接口技术，并在此基础上，逐步熟悉常用数字电路器件的特性及应用，掌握数字电路的制作及调试，熟悉常用仪器的使用方法。 能够正确识别常用数字电路器件，能绘制电路原理图，掌握数字电路的布线规则、掌握电路的调试与故障的分析和排除。

三、实验项目基本情况

（16学时）

序

号
实验项目名称
内容提要
实验

学时
实验

类型
实验地点

1
组合逻辑电路设计与调试
门电路、编码、译码等逻辑电路设计与调试
4
设计
31#375

2
触发时序电路设计与调试
触发器、计数器、移位寄存器应用电路与调试
6
设计
31#375

3
脉冲波形产生电路设计与调试
555时基电路及其应用设计与调试
3
设计
31#375

4
模数/数模转换电路设计与调试
D/A 、A/D转换器 应用设计与调试
3
设计
31#375

四、考核方式

平时实验表现占该门实验课最终成绩的70%，实验报告成绩占该门实验课最终成绩的30％。

平时实验主要考察学生对实验电路的设计难易程度、电路连接调试、问题解决的能力，是否能够达到设计要求；

实验报告主要考察学生对实验涉及的理论知识的掌握，对实验得到的结论和现象是否能够正确理解和分析，并能够合理的解释实验中出现的问题，正确判断实验的成功、失败。

五、实验教材或实验指导书

《数字电路实验与课程设计》 孟宇 主编

第二部分：课程设计

一、课程设计的性质和目的

本课程不仅要求学生获得电子技术方面的理论知识以及掌握理论设计方法，还要培养学生理论联系实际的能力。本课程的课程设计环节，就是通过学生自己设计、搭建和调试电路，使学生对所学的理论知识有更深一步的理解，同时提高学生分析问题和解决问题的能力。

二、课程设计的基本要求

1．掌握常用中、小规模集成电路芯片（如：逻辑门电路、译码器、数据选择器、计数器、寄存器等）的使用方法。

2．掌握逻辑电路的基本设计步骤（包括组合逻辑电路部分与时序逻辑电路部分），以及整体电路的实现方法。

3．具有一定的分析、寻找和排除电路常见故障的能力。

4．能正确使用常用电子仪器、仪表（如：万用表、示波器、时序信号发生器等）。

5．独立写出具有理论分析及设计方案论证的、并通过搭建电路调试验证其设计是正确的课程设计报告。

三、设计课题及内容和要求（16学时）

1．设计并实现一个数字频率计

本课题要求设计并实现一个数字频率计，设计参数自选，用于测量信号的频率，并用十进制数字显示。

2．设计并实现自主实验课题

该课题要求利用所学数字电路知识，实现自拟课题设计功能并调试成功，设计难度与1设计题目相当。

以上题目任选一个。

三、课程设计时间安排

实验前3周拟定、修改设计报告，第4周开题报告，第5周实验。

四、课程设计报告书写规范

完成设计任务后，在课程设计的最后阶段，需要总结全部设计工作，写出完整、规范的设计报告，在指定的时间内提交指导教师。课程设计报告要求有完整的格式，具体如下：

论文分三部分——前置部分、主体部分和后置部分。

(一)前置部分：这一部分包括题目、作者（单位）、摘要、关键词。

题目要恰当、准确地反映论文的内容。

作者单位要写全校、院（系）名称及班级学号。

摘要是论文内容的概括与简述，应包括研究课题的创新思想和创新成果及其理论价值和现实意义。

关键词要准确、精练。

(二)主体部分：这一部分包括引言、正文、结论，是论文的正式部分。

引言作为论文的第一段，要简单说明选题的背景和意义、准备解决的问题及主要工作内容等。

正文是论文的主要部分，应包括课题的总体方案设计、方案论证及实现、数据分析处理、实验效果及理论分析等。

结论作为论文的最后一段，是对课题研究最终的、总体的评价。结论中应明确本课题研究的创新点及创新成果、技术关键及技术难点、社会经济价值及研究方向的前景等。结论应该准确、完整、精练。

说明：论文的主体部分可以设标题（具体格式见附例）。文章的第一段就是引言，最后一段就是结论，中间各段就是正文。不必再加“引言”、“正文”、 “结论”等小标题。

(三)后置部分：

1、参考文献

参考文献作为论文的附录，附在论文的后面。参考文献是指在课题研究和论文撰写过程中对你有所启示和帮助的文献资料，包括著作、论文和网页。参考文献的列写格式如下：

[1]作者.著作名.出版地：出版社.出版年月

[2]作者.论文名.期刊或杂志名.期号

[3]网页（网址）

……

以上[1]、[2]为文献序号，其中[1]为著作的列写格式，[2]为论文的列写格式。

2、心得体会：

内容中可以对本综合训练如何开展和进行提出自己的意见和建议。

(四)要求：

①个人独立撰写，每人一份，

②字数：主体部分不少于3000字，摘要150—200字，关键词3—6个。

③版面安排：按A4纸排版。页边距为：上、下各25mm,左35mm，右30mm；

段间距及字间距：标准；行间距：单倍行距；页码：底部居中；作者（单位）占一行，其前、后各空一行（小四号）；主体部分与前置部分、后置部分之间各空一行；不做封面，不设页眉、页脚及页边框。

④字号选择：（见附例）。

五、成绩评定

课程设计的考核结果按优秀、良好、中等、及格和不及格来评价。

对设计任务理解透彻，能够全面、正确、独立地完成设计内容所规定的任务，得出设计结果，并按时提交准确、完整、规范的设计报告，可评为优秀；按照设计任务要求能够顺利地完成任务，得出结果，按时提交较完整的、符合要求的设计报告，可评定为良好；按照设计要求完成了硬件线路的连接，基本完成了任务要求，提交符合要求的设计报告，可评为中等；基本完成设计目标，但不够完善，可能有若干小的缺陷，在帮助下能够完成任务要求，提交设计报告，可评为及格；不能完成指定的要求和任务，未提交设计报告的，评为不及格。

六、参考资料

1．“数字电路实验与课程设计实验指导书” 孟宇编

2．“电子技术基础”（数字版） 康华光编

Ⅱ 电工电子技术 电路分析 数字电路组合逻辑电路设计 实验报告思考题解答

其实就是译码器和编码器的相互转换。
并到串的意思就是8-3编码器
再串到并就是3-8译码器。
好好看看书本的介绍吧。

Ⅲ 74LS00的空载导通电流Iccl

Vcc端采样电阻100Ω 实测约2.65mA

Ⅳ 数字逻辑实验报告的实验总结应该怎样写啊

给个模板吧。

实验题目:基本逻辑门逻辑功能测试及应用

姓名:___________学号:______

班级:___________组别:________

合作者:_________________

指导教师:

实验概述

【实验目的及要求】

1、实验目的

1)掌握基本逻辑门的功能及验证方法。

2)学习TTL基本门电路的实际应用。

3)掌握逻辑门多余输入端的处理方法。

4)掌握组合逻辑电路的设计与测试方法

2、实验要求

利用TDS-4数字系统综合实验平台测试基本逻辑门的功能，根据实验原理设计一个组合电路，并进行测试分析。

1)总结TTL门电路多余输入端的处理方法。

2)通过本次实验总结TTL及CMOS器件的特点及使用的收获和体会。

3)TTL与非门的输入端悬空可视为逻辑“1”吗？有何缺点？

4)如果与非门的一个输入端接连续脉冲，其余端是何状态允许脉冲通过？是何状态禁止脉冲通过？

5)欲使一个异或门实现非逻辑，电路将如何连接？为什么说异或门是可控反相器？

【实验原理】

数字电路中，最基本的逻辑门可归结为与门、或门和非门。实际应用时，它们可以独立使用，但用的更多的是经过逻辑组合组成的复合门电路。目前广泛使用的门电路有TTL门电路和CMOS门电路。

1、TTL门电路

TTL门电路是数字集成电路中应用最广泛的，由于其输入端和输出端的结构形式都采用了半导体三极管，所以一般称它为晶体管-晶体管逻辑电路，或称为TTL电路。这种电路的电源电压为+5V，高电平典型值为3.6V（≥2.4V合格）；低电平典型值为0.3V（≤0.45合格）。常见的复合门有与非门、或非门、与或非门和异或门。

有时门电路的输入端多余无用，因为对TTL电路来说，悬空相当于“1”，所以对不同的逻辑门，其多余输入端处理方法不同。

（1）TTL与门、与非门的多余输入端的处理

如图1-1为四输入端与非门，若只需用两个输入端A和B，那么另两个多余输入端的处理方法是：

并联悬空通过电阻接高电平

图1-1TTL与门、与非门多余输入端的处理

并联、悬空或通过电阻接高电平使用，这是TTL型与门、与非门的特定要求，但要在使用中考虑到，并联使用时，增加了门的输入电容，对前级增加容性负载和增加输出电流，使该门的抗干扰能力下降；悬空使用，逻辑上可视为“1”，但该门的输入端输入阻抗高，易受外界干扰；相比之下，多余输入端通过串接限流电阻接高电平的方法较好。

（2）TTL或门、或非门的多余输入端的处理

如图1-2为四输入端或非门，若只需用两个输入端A和B，那么另两个多余输入端的处理方法是：并联、接低电平或接地。

并联低电平或接地

图1-2TTL或门、或非门多余输入端的处理

（3）异或门的输入端处理

异或门是由基本逻辑门组合成的复合门电路。如图3.2.3为二输入端异或门，一输入端为A，若另一输入端接低电平，则输出仍为A；若另一输入端接高电平，则输出为A，此时的异或门称为可控反相器。

图1-3异或门的输入端处理

在门电路的应用中，常用到把它们“封锁”的概念。如果把与非门的任一输入端接地，则该与非门被封锁；如果把或非门的任一输入端接高电平，则该或非门被封锁。

由于TTL电路具有比较高的速度，比较强的抗干扰能力和足够大的输出幅度，在加上带负载能力比较强，因此在工业控制中得到了最广泛的应用，但由于TTL电路的功耗较大，目前还不适合作大规模集成电路。

【实验环境】

1、THD-4型数字电路实验箱

2、器材：74LS00四-2输入与非门

74LS32二输入四或门

74LS86四-2输入异或门

74LS0874LS04

实验内容

【实验方案设计】

1、TTL与非门的逻辑功能及应用

芯片的引脚号查法是面对芯片有字的正面，从缺口处的下方（左下角），逆时针从1数起。芯片要能工作，必须接电源和地。本实验所用与非门集成芯片为74LS00四-二输入与非门，其引脚排列如图1-4所示。

图1-474LS00引脚排列

（1）测试74LS00四-2输入与非门的逻辑功能

（2）用74LS00实现或逻辑：，写出转换过程逻辑函数式，画出标明引脚的逻辑电路图，测试其逻辑功能，观测实验结果。

采用74LS00实现以上逻辑函数的电路如下图所示：

（3）用74LS00实现下表所示的逻辑函数。写出设计函数式，画出标明引脚的逻辑电路图，并验证之。

输入输出输入输出

(请在此处写出逻辑表达是并根据上面的例子画出电路图，如果用Word画图不方便，可以先画在纸上，拍照后粘贴在此处)

2.用74LS86设计一个四位二进制取反电路。写出设计函数式，列出功能表，画出标明引脚的逻辑电路图，并通过实验验证之。

(请在此处写出逻辑表达是并根据上面的例子画出电路图，如果用Word画图不方便，可以先画在纸上，拍照后粘贴在此处)

3.用与非、与、或等基本逻辑门设计一个无弃权三通路表决器，既当输入为两个1时输出为1。

(请在此处写出逻辑表达是并根据上面的例子画出电路图，如果用Word画图不方便，可以先画在纸上，拍照后粘贴在此处)

【实验过程】（实验步骤、记录、数据、分析）

1.选用了74LS00一个与非门，将其输入端A和B分别接至电平输出器插孔，由电平输出控制开关控制所需电平值，扳动开关给出四种组合输入。将输出端接至发光二极管的输入插孔，并通过发光二极管的亮和灭来观察门的输出状态。其逻辑函数式为：，观测结果如下：

表1与非门逻辑功能测试表

ABY00011011

2．采用74LS00搭建了的逻辑电路，并测试了逻辑或的功能，其测试结果如表1-2所示：

表1-2或逻辑功能测试表

输入输出ABY00011011

3.采用74LS00设计一个无弃权三通路表决器

小结

写一个不少于3行的小结，谈谈实验的收获。

Ⅳ 简单组合逻辑电路的设计实验报告

1、设计用来与非门及用源异或门、与门组成的半加器电路。要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。

2、设计一个一位全加器，要求用异或门、与门、或门组成。

3、设计一位全加器，要求用与或非门实现。

4、设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现。

时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

(5)组合逻辑电路实验报告扩展阅读

在asic设计和pld设计中组合逻辑电路设计的最简化是很重要的，在设计时常要求用最少的逻辑门或导线实现。在asic设计和pld设计中需要处理大量的约束项，值为1或0的项却是有限的，提出组合逻辑电路设计的一种新方法。

与逻辑表示只有在决定事物结果的全部条件具备时，结果才发生。输出变量为1的某个组合的所有因子的与表示输出变量为1的这个组合出现、所有输出变量为0的组合均不出现，因而可以表示输出变量为1的这个组合。

Ⅵ 数电实验报告

交通信号灯故障检测系统一、实验目的1、熟悉各种逻辑门的使用；2、锻炼学生应用各种逻辑门设计橡档旁组合逻辑电路的能力。二、实验原理组合逻辑电路的设计方法。三、实验内容及要求交通信号灯的正常工作情况为：红灯蠢铅（A）亮表示停车、黄灯（B）亮表示注意、绿灯（C）亮表示通行，任何时刻只有一盏灯亮；交通信号灯的故障情况为：任意两盏灯同时亮，三盏灯都亮或三盏灯都不亮。请将故障状态以指示灯亮显示出来，要求如下：1．列出逻辑状态表；2．写出逻辑表达式；3．对表达式化简或变换；4．画出实验电路图；5．在数字实梁橡验仪上实现。四、预习要求设计电路；列出所用元件清单；制定实验方案；记录实验结果。五、报告要求有详细设计步骤、逻辑图、实验结果分析。

Ⅶ 多谐振荡器工作时，两个三极管的工作状态是怎样的发光二极管的亮与灭状态分别对应三极管的哪个工作状态

CPLD及电子CAD实验报告

姓名：** 同组者:**
对MAX+PLUS II的应用和操作上有了一定的理解和掌握，以下就是我在一些资料上了解到的一些关于CPLD及电子CAD这门课的理论知识及对本次实验报告的总括:
（一）、MAX+plusⅡ是一 种 与 结构 无 关 的全 集 成化设计环境 ，使设计者 能对 Altera的各 种 CPLD系列方便地进行设 计输入 、快速 处理 和器件 编 程．MAX+plusII开发 系统 具有强大 的处理能力 和高 度 的灵活性．其主要优点 ：与结构无关 、多平 台 、丰富 的誉春设计库、开放的界面 、全 集成 化 、支持 多种 硬件 描述 语 言(HDL)等 ．设 计 流 程 数 字 系 统 的 设 计 采 用 自顶 向下 、由粗 到 细 ，逐步分解的设计 方法 ，最 顶层 电路是指 系统的整体要求最下层是具体 的逻 辑 电路 的实现。设计 输入．MAX+plus I1支持 多种设计颤滑输入方 式 ，如 原 理图 输 入 、波 形 输 入 、文 本 输 入 和 它 们 的混 合输 入 ．设计 处 理 ． 设计检查。器 件 编 程 ． 系统 仿 真。系统设 计之 后还要 进 行仿 真．本 系统 采用 MAX7000S系列 CPLD芯 片 ， 应 用 M AX+plus lI对 各 种 文 件 从 底 层 到 顶 层 逐 个 编译 ，再进行逻辑仿真．仿 真之 后 通 过 MAX+ plus lI的 Programmer下载 到可编程芯片上便完 成设计．
（二）、经过对《CPLD及电子CAD》这门课程的学习，并在老师的辅导和帮助下，我们成功地完成了五个基本实验以及综合实验“数字钟的设计”。
实验报告分七部分：实验一总结，实验二总结，实验三总结，实验四总结，实验五总结，综合实验总结，及总的学习体会。

实验一：3—8译码器
一、实验目的：
1．通过一个简单的3—8译码器的设计，让学生掌握组合逻辑电路的设计方法；
2．初步了解EPLD设计的全过程，初步掌握Altera软件的使用；
3．掌握组合逻辑电路的静态测试方法。
二、实验内容：
利用MAX+plus II设计软件来实现3—8译码器的设计，并通过设计对软件进行初步的操作和认识。用MAX+plus II。用MAX+plus II编译一个项目前，必须确定一个设计作为当前项目。对于每个新的项目应该建立一个单独的子目录，当指定设计项目名称时，也就同时指定了保存该设计项目的子目录名。其步骤为：
1、指定设计项目名称；
2、选择器件；
3、建立新文件。
设计的输入：
1、放置一个器件在原理图上；
2、添加连线到器件的管脚上；
3、保存原理图。
设计项目的编译：在底层图编辑器中观察适配结果以及管脚的重新分配、定位，编译后可通过模拟一个项目来证明它的功能是正确的。
三、实验数据表：
1、电路图
3—8译码器
2、2、波形图：

3、编译成功：

四、实验小结：

在验证译码器的功能的同时也对软件有了进一步的了解，刚开始做有一些不熟练，有一些不太适应，编译完成后，画出的波形也是正确的，但在下载到器件时却出现了问题，虽然显示下载成功但器件上没有显示，经过反复检查终于弄清了原来是器件的模式选择错误。总的来说本次实验还是成功的。
实验二：组合电路
一、实验目的：
1、掌握组合逻辑电路的设计方法；
2、加深对CPLD设计过程的了解，并比较原理图输入和文本输入的优劣。
二、实验内庆洞耐容：
1、设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于5时，判别电路输出为1，反之为0。
实验电路：

2、设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。
3、设计一个优先排队电路，其排队顺序如下：
A=1 最高优先权
B=1 次高优先权
C=1 最低优先权
要求输出最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。
AHDL设计输入：
SUBDESIGN t2_1
( d0,d1,d2,d3:INPUT;
out: OUTPUT; )
BEGIN
IF( (d3,d2,d1,d0) >= 5 ) THEN
out=VCC;
ELSE
out=GND;
END IF;
END
三、实验数据表：
1、

2、

3、

4、

四、实验总结：
本次实验是可以通过VHD语言实现的，在次我们又接触了一种新的语言，可以实现电路设计的语言，对于一种设计，首先要有思路，在思路的引导下，用一定的媒介来实现自己的思路与想法，对自己的设计进行检验。
实验三 触发器功能模拟
一、实验目的：
1、掌握触发器功能的测试方法；
2、掌握基本RS触发器的组成及工作原理；
3、掌握集成JK触发器和D触发器的逻辑功能及触发方式。
二、实验内容：
1、将基本RS触发器，集成J-K触发器，D触发器同时集成在一个CPLD芯片中模拟其功能，并研究其相互转化的方法。
2．输入信号Sd、Rd对应的管脚接按键开关，CLK接时钟源（频率<0.5Hz）；输入信号J、K、D、R、S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED指示灯。
将实验结果填入下表：
表1 RS触发器：
Rd Sd Q NQ
0 1 0 1
1 0 1 0
1 1 不变
0 0 不定
表3 JK 触发器：
J K Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
表4 D触发器：
D CLK Rd Sd Q NQ
* * 1 0 1 0
* * 0 1 0 1
1 0——1 1 1 1 0
0 0——1 1 1 0 1
* 0 1 1 Q0 NQ0
三、实验数据表：

四、实验小结

实验十四 计数器及时序电路
一、实验目的：
1．了解时序电路的经典设计方法（D触发器和JK触发器和一般逻辑门组成的时序逻辑电路）；
2．了解通用同步计数器，异步计数器的使用方法；
3．了解用同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法；
4．理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器；
5，了解同步芯片和异步芯片的区别。
硬件需求：
主芯片Altera EPF10K1004－4，时钟， 4位八段数码管。
二、实验内容：
用D触发器设计异步四位二进制加法计数器：
实验内容中的6个实验均要通过实验十三的“扫描显示电路”内容进行显示，具体 连线根据每个实验内容完成时的管脚化分和定义，同相应的输入、输出接口功能模块相连，扫描模块的连接参考实验十三。
三、实验数据表：

四．实验小结：

而根据 VHDL语言可以设计任意进制的计数器。这
次实验为后面数字钟的设计打下基础，即设计出24进制，60进制，100进制的计数器。
实验五：原理图及PCB设计
一、实验目的：
1．初步掌握PROTE199软件的使用。
2．了解由555组成多谐振荡器，555组成单稳态触发器。
二．实验内容：
(1)设计电路原理图,包括(装入元器件库,放置及调整元器件位置,编辑元器件属性,绘制原理图)
(2)电路图的后期处理,包括(检查电路原理图,电路原理图的修饰)
(3)设计印制电路板
(4)生成各种电路原理图报表文件,(主要是生成网络表文件).
打开软件protel99，建立一个新的文件，将所用到的文件引入左侧区中。在工作区内将由555组成的多谐振荡器的电路图。多谐振荡器的工作原理如下：当工作电源接通后，通过R1、R2对电容C1充电，当VC上的电压上升到2/3V1时，RS触发器复位，输出为0，同时，内部放电三极管导通，C1通过R2、T（555内部）放电，当VC下降到1/3V1时，RS触发器置位，输出为1。实验电路图如下：

三．实验数据表：

四．实验小结
经过和原生成的比较可以看出结果是正确的。
实验六：数字钟（综合实验）

一、设计任务（数字钟的功能）：
1．具有时、分、秒、计数显示功能，以24小时循环计时；
2．具有清零，调节小时、分钟功能；
3．具有整点报时功能，整点报时的同时LED灯花样显示。
扩展部分：在基础功能上添加以下几个功能：秒表，倒计时和闹钟。
目的是：掌握多位计数器相连的设计方法；掌握十进制，六进制，二十四进制计数器的设计方法；继续巩固多位共用级扫描显示数码管的驱动及编码；掌握扬声器的驱动；LED灯的花样显示；掌握EPLD技术的层次化设计方法。
而且需要以下硬件条件：1，主芯片 EPF10K10LC84－4；
2 ，8个 LED灯；
3，扬声器；
4，8位八段扫描共阴极数码显示管；
5，三个按键开关（清零，调小时，调分钟）

二、实现方案：

把整个实验分成如下电路模块：
1．时钟计数： 秒——60进制BCD码计数：
分——60进制BCD码计数：
时——24进制BCD码计数：
模块说明：
各种进制的计数及时钟控制模块（ 10进制、 6进制、 24进制）；
同时获个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。
2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。
3.具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。

4.计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时
5.LED灯按个人爱好在整点时有花样显示信号产生。

三、实现设计过程：.
秒个位计数单元为10进制计数器，无需进制转换，我们采用的是VHDL语言编程实现的.
秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器的程序稍微修改为6进制计数器
分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Q3作为向上的进位信号应与分十位计数单元的CPA相连，分十位计数单元的Q2作为向上的进位信号应与时个位计数单元的CPA相连。
时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行
24进制转换.

1、十进制BCD码计数器
library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_signed.all;
ENTITY c6 IS
port(clk,clr : in std_logic;
q : out std_logic_vector(2 downto 0));
end c6;

architecture one of c6 is
signal count :std_logic_vector(2 downto 0);
begin
process(clk,clr)
begin
if clr='1' then
count<="000";
elsif clk'event and clk='1' then
if count="1001" then
count<="000";
else
count<=count+1;
end if;--for count
end if; --for clr
end process;
q<=count;
end ;

2、二十四进BCD制码计数器：

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY count IS
port( clk,clr,count_en : in std_logic;
dout1,dout2 : out std_logic_vector(3 downto 0);
car:out std_logic);=count2+'1';
end if;

if count2="0010"and count1="0011" then
count2<="0000";car<='1';

else car<='0';
end if;
end if;
end if;
end process;
dout1<=count1;dout2<=count2 ;
end;

3、六十进制计数器：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_UNSIGNED.all;

entity c60 is
port(clk,clr,count_en:in std_logic;
dout1,dout2:out std_logic_vector(3 downto 0);
car:out std_logic);
end c60;
count1<="0000";count2<="0000";
elsif clk'event and clk='1' then
if count_en='0' then
count1<=count1+'1';
if count1 ="1001" then
count1<="0000";count2<=count2+1;
end if ;
if count2 ="0101" and count1 ="1001" then
count2<="0000";car<='1';
else car<='0';
end if ;
end if ;
end if ;
end process;
dout1<=count1;dout2<=count2;
end ;

4、实现报时器功能的程序：
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_UNSIGNED.all;

entity bijiaoqi is
port(minu1,minu2,hour1,hour2,fen0,fen1,shi0,shi1:in std_logic_vector(3 downto 0);
baoshi:out std_logic);
end ;

architecture rtl of bijiaoqi is
begin
process(minu1,minu2,hour1,hour2,fen0,fen1,shi0,shi1)
begin
if hour1=shi0 and hour2=shi1 and minu1=fen0 and minu2=fen1 then
baoshi<='1';
else baoshi<='0';
end if;
end process;
end;
6、实现定时功能的程序：
library ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
ENTITY dingshi IS
PORT (hour,SET: IN STD_LOGIC;
hour0,hour1 : out std_logic_vector(3 downto 0));
END dingshi;
architecture rtl of dingshi is
signal n:std_logic;
signal count3,count4 :std_logic_vector(3 downto 0);
begin
process(set,hour,n)
begin
n<=hour and set;
if n' EVENT AND n='1' THEN
if count4>="0010" and count3="0011" then
count4<="0000";count3<="0000";
else count3<=count3+1;
if count3="1001" then
count4<=count4+1;
count3<="0000";
end if;
end if;
end if;
end process;
hour0<=count3;hour1<=count4;
end;

Ⅷ 数字电路设计实验报告（5选1即可）

目录
1 设计目的 3
2 设计要求指标 3
2.1 基本功能 3
2.2 扩展功能 4
3．方案论证与比较 4
4 总体框图设计 4
5 电路原理分析 4
5.1数字钟的构成 4
5.1.1 分频器电路 5
5.1.2 时间计数器电路 5
5.1.3分频器电路 6
5.1.4振荡器电路 6
5.1.5数字时钟的计数显示电路 6
5.2 校时电路 7
5.3 整点报时电路 8
6系统仿真与调试 8
7.结论 8
参考文献 9
实验作品附图 10

数字钟

摘要：
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。
从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。
经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。
本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到定时自动报警、按时自动打铃、定时广播、定时启闭路灯等。因此，研究数字钟及扩大其应用，有着非常现实的意义。
1 设计目的
1．掌握数字钟的设计、组装与调试方法。
2．熟悉集成元器件的选择和集成电路芯片的逻辑功能及使用方法。
3．掌握面包板结构及其接线方法
4．熟悉仿真软件的使用。
2 设计要求及指标
2．1基本功能
1）时钟显示功能，能够正确显示“时”、“分”、“秒”。
2）具有快速校准时、分、秒的功能。
3）用555定时器与RC组成的多谐振荡器产生一个标准频率（1Hz）的方波脉冲信号。
2．2扩展功能
1）用晶体振荡器产生一个标准频率（1Hz）的脉冲信号。
2）具有整点报时的功能。
3）具有闹钟的功能。
4）……

3、方案论证与比较
本设计方案使用555多谐振荡器来产生1HZ的信号。通过改变相应的电阻电容值可使频率微调，不必使用分频器来对高频信号进行分频使电路繁复。虽然此振荡器没有石英晶体稳定度和精确性高，由于设计方便，操作简单，成为了设计时的首选，但是由于与实验中使用的555芯片产生的脉冲相比较，利用晶振产生的脉冲信号更加的稳定，同过电压表的测量能很好的观察到这一点，同时在显示上能够更加接进预定的值，受外界环境的干扰较少，一定程度上优于使用555芯片产生信号方式。我们组依然同时设计了555和晶振两个信号产生电路。（本实验报告中着重按照原方案设计的555电路进行说明）
4、 系统设计框图
数字式计时器一般由振荡器、分频器、计数器、译码器、显示器等几部分组成。在本设计中555振荡器及其相应外部电路组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒信号送入计数器进行计数，把累计的结果以‘时’、‘分’、‘秒’的数字显示出来。‘时’显示由二十四进制计数器、译码器、显示器构成，‘分’、‘秒’显示分别由六十进制计数器、译码器、显示器构成。其原理框图如图1.1所示。

5、电路原理分析

5.1数字钟的构成
数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间一致,故需要在电路上加一个校时电路,同时标准的1HZ时间信号必须做到准确稳定.在此使用555振荡器组成1Hz的信号。

数字钟原理框图（1.1）

5．1.1振荡器电路
555定时器组成的振荡器电路给数字钟提供一个频率为1Hz的方波信号。其中OUT为输出。

5.1.2时间计数器电路
时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器.

5.1.3分频器电路
通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（ ），即实现该分频功能的计数器相当于15级2进制计数器。

5.1.4振荡器电路
利用555定时器组成的多谐振荡器接通电源后，电容C1被充电，当电压上升到一定数值时里面集成的三极管导通，然后通过电阻和三极管放电，不断的充放电从而产生一定周期的脉冲，通过改变电路上器件的值可以微调脉冲周期。

5.1.5数字时钟的计数显示控制
在设计中，我们使用的是74**160十进制计数器，来实现计数的功能，实验中主要用到了160的置数清零功能（特点：消耗一个时钟脉冲），清零功能（特点：不耗时钟脉冲），在上级160控制下级160时候通过组合电路（主要利用与非门）实现，在连接电路的时候要注意并且强调使能端的连接，其将影响到整一个电路的是否工作。

电路的控制原理如下：
秒钟由个位向十位进位：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001实现个位的计数，采用的是置数的方式（利用RCO端口），当电路计数到1001的时候采用一个二输入与非门接上级输入的高位和低位输出作为下级的信号，实现了秒区的个位和十位的显示与控制。设计中注意到接的是一个与非门而不是与门，目标在产生一个时钟脉冲。实现正确的显示。
由秒区向分区的显示控制：
基本原理同上，在秒区十位向时区个位显示的时：0000—0001—0010—0011—0100—0101产生了六个脉冲的时候向下级输出一个时钟脉冲，利用的还是与非门，目标仍是实现正确的计时显示。
分区的显示及整体电路反馈清零：
当数值显示达到：23：59的时候要实现清零的工作，采用CLR清零的方式反馈清零。具体设计接出控制端的9，5，3，2用十六进制表示后高电平对应引脚接与非，将非门输出信号的值反馈给各个160芯片的清零端（CLR）既可以实现清零了。

5.2 校时功能的实现
当重新接通电源或走时出现误差时都需要对时间进行校正.通常,校正时间的方法是:首先截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正好后,再转入正常计时状态即可.
根据要求,数字钟应具有分校正功能,因此,应截断分个位的直接计数通路,并采用正常计时信号与校正信号可以随时切换的电路接入其中.
在实验实现过程中使用的是通过开关（普通开关）来实现高低电平的切换，手动赋予需要的高低电平来实现脉冲的供给，将脉冲提供到所需要的输入（CLK）端口，实现校时，仿真过程中能够正常校时并且在校时的时候达到了预定的效果；而在我们进入实际电路连接的时候，利用开关（手控导线点触实现）来实现校时再不像仿真那样的精确了，原因分析是由于使用的是普通的开关同时利用的是手动的对CLK端口赋予脉冲信号，在实现手动生成脉冲信号的过程中产生了扰动，即相当于产生了多个的脉冲信号对需要的数码管进行校时，如此，并没有达到仿真的精确效果，但是在实验中通过改进电路的校时方式，不是用手触开关产生脉冲信号（如若需用手触则需要使用一个锁存器实现去抖动，才能够在脉冲生成时候不产生干扰的脉冲，实现正常的校时），而是使用信号发生器实现信号的提供，对需要校时的数码管在相对应的CLK端口提供脉冲信号实现校时，利用此方式实现校时则比手触开关方式效果要好。

5.3 报时的实现
报时功能的实现原理较为简单，即对所需要报时的输出量进行控制，并对控制产生的信号作为LED显示的信号源，电路连接中要注意到的是在实现LED显示的时候最好连接上一个保护电阻对LED灯器到保护的作用。例如我们的校时时间是 23：59，0010—0011—0101—1001；利用相应的门电路实现满足端口输出是上述条件的时候进行报时即可。

6、系统仿真与调试

7、结论
学贵以致用，通过几天的数字钟设计过程，将从书本上学到的知识应用于实践，学会了初步的电子电路仿真设计,虽然过程中遇到了一些困难，但是在解决这些问题的过程无疑也是对自己自身专业素质的一种提高。当最终调试成功的时候也是对自己的一种肯定。在当前金融危机大的社会背景下，能够增加自身砝码的不仅仅是一纸文凭证书，更为重要的是毕业生是否能够适应社会大潮流的需要，契合企业的要求即又较硬的动手操作及设计能力。此次的设计作业不仅增强了自己在专业设计方面的信心，鼓舞了自己，更是一次兴趣的培养，为自己以后的学习方向的明确了重点。
另外在这次实验中我们遇到了不少的问题针对不同的问题我们采取不同的解决方法，最终一一解决设计中遇到的问题。还有在实验设计中我们曾遇到多块芯片以及数码管损坏的情况造成了数字钟的显示没有达到预期的效果，或是根本不显示，通过错误排除最终确认是元件问题，并向老师咨询跟换元件最终的到解决。在我们曾经遇到不懂的问题时，利用网上的资源，搜索查找得到需要的信息。

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