加法器电路图

① 实验五 组合逻辑电路的设计——加法器、比较器

来自电子科技大学中山学院（数电实验）

基础实验

（1）利用7483设计4位以内的加法器，请给出实验电路，并根据表5.4要求填写输出结果。

（2）给出7485实现4位二进制比较器的电路图，分析其工作原理。

原理：当参加比较的2个4位二进制数A3-A0和B3-B0的高位不等时，比较结果就由高位确定，低位和级联输入的取值不起作用；高位相等时，比较结果由低位确定；当2个4位二进制数相等时，比较结果由级联输入决定。

提高实验

（1）请设计一个电路，输入8421BCD码，输出余3码。

提示：8421BCD码的余3码为原码加011。

（2）请设计一个电路，实现7-5=？的运算功能电路。

（3）有X Y Z三路信号输入，请用7485设计一个电路，要求按如下情况输出信号。
*当7485的输入端输入A>B  时输出X信号；
*当7485的输入端输入A=B  时输出Y信号；
*当7485的输入端输入A<B  时输出Z信号。
 请给出电路设计方案，并说明原理。
提示：在输出端口可添加3个与门与1个或门

实验五详情

② 什么是全加器，全减器，半加器，半减器

1、全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进橘段位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

2、全减器是两个二进制的数进行减法运算时使用的一种运算单元，最简单的全减器是采用本位结果和借位来显圆模誉示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。同时，全减器可以采用74LS138三线—八线译码器实现。

3、半加器电路是指对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。

4、减法电路是基本集成运放电路的一种，减法电路可以由反相加法电路构成，也可以由差分电路构成。基本集成运放电路有加、减、积分和微分等四种运算。一般是由集成运放外加反馈网络所构成的运算电路来实现。

(2)加法器电路图扩展阅读：

半加器有两个输入和两个输出，输入可以标识为A、B，输出通常标识为求和（Sum）和进位（Carry）。输入经异或（XOR）运算后即为S，经和（AND）运算后即为C。

半加器有两个二进制的输入，其将输入的值相加，并输出结果到和（Sum）和进位（Carry）。半加器虽能产生进位值，但半加器本身并不能处理进位值。

③ 求二，三，四位全加器在proteus上的仿真的电路图解

要做多位加法器，就不能再用门电路了，那是很麻烦的。可以用四位集电加法器74LS283来做就方便了。下面的仿真图的输出和用了数码管来显 示的，如果你不需要就不用画了。

四位加法器仿真图

④ 设计一位全加器，要求写出真值表，逻辑表达式，画出逻辑图

一位全加器(FA)的逻辑表达式为：S＝A⊕B⊕Cin，Co＝AB＋BCin＋ACin，其中A，B为要相加的数，Cin为进位输入，S为和，Co是进位输出。

如果要实现多位加法可以进行级联，就是串起来使用，比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法，

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)，Y＝f（A，B），不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。

(4)加法器电路图扩展阅读：

全加器使用注意事项：

1、从半加器的真值表、电路图可以看出，半加器只能对单个二进制数进行加法操作，只有两个输入，无法接受低位的进位。

2、假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

3、对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。通常对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度

⑤ 用74LS192构成十进制加法计数器

主要是用74LS283芯片和74LS86芯片通过拨码开关来控制高低电平作为二进制的0和1，用普通led灯来展现高低电平状态，高电平则灯亮，低电平则灯灭，通过2位的拨码开关来实现加法器和减法器的转换，经过两组芯片后电流通过led，led灯亮，则表示为1，如果灯灭，则表示为0。

另外设计一个电源电路，将9v的交流电压降到5v,再输入到加法器、减法器电路，能够实现8位的二进制相加或则相减，结果的范围应该在00000000到111111110之间，八位二进制数换算成三位十进制数最大为255。

(5)加法器电路图扩展阅读

设计原理图时，在原理图元器件的放置就要好好安排位置，以免太过杂乱，不好复查，同时，在选择元器件的时候要注意所包含的封装是否是插孔式，因为有的封装是贴片式的，以免选错，造成不必要的麻烦。

在做原理图的时候有一些小技巧，如果像每样相同的元器件很多，比如电阻，可以双击元器件然后摁TAB键，改变元器件名称和序号，这样就可以一次性得到相同型号的元器件，不用一个个点，做原理图时元器件的型号要标好，方便自己检查和焊元器件时pcb和原理图进行对应，从原理图库中有差不多的元器件的时候可以观察它们封装的特点，看哪一个封装比较适合自己，同时看封装大小是否合适。

⑥ 使用一个4位二进制全加器，设计将8421码转换成余三码的电路，画出设计的电路图（用的是74283）

A1、A2、A3、A4接输入A、B、C、D，B3、B2、CI接地，B1、B0接高电平，输出CO悬空，S3、S2、S1、S0就是输回出Y3、Y2、Y1、Y0。就可以将输答入的四位BCD码转化成余三码。

根据余3码的定义可知，余3码是由8421码加3后形成的代码。所以用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码；

从输入端B4、B3、B2和B1输入二进制数0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。

(6)加法器电路图扩展阅读：

规律：个位上的数字的次数是0，十位上的数字的次数是1，......，依次递增，而十分位的数字的次数是-1，百分位上数字的次数是-2，......，依次递减。

二进位计数制的四则运算规则十分简单。而且四则运算最后都可归结为加法运算和移位，这样，电子计算机中的运算器线路也变得十分简单了。不仅如此，线路简化了，速度也就可以提高。这也是十进位计数制所不能相比的。

⑦ 用74ls138设计一个全加器电路求电路图

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。
全加器有3个输入端：a,b,ci；有2个输出端：s,co.
与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。
这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。
现在写出全加器和3-8译码器的综合真值表：
（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。
A/a B/b C/ci OUT s co
0 0 0 0 0 0
0 0 1 1 1 0
0 1 0 2 1 0
0 1 1 3 0 1
1 0 0 4 1 0
1 0 1 5 0 1
1 1 0 6 0 1
1 1 1 7 1 1
根据上面的真值表，可以设计出电路图：
将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。
回过头来分析：
当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

⑧ 画出全加器逻辑图并给出进位公式

二进制全加器

用于门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。提供与非门的是74LS86，有4个与非门。

加法器由一个加法位和一个进位位组成。 进位位可以通过与门实现。 加法位需要通过或门和与非门组建的异或门（需要与门将两个逻辑门连接）实现。

将加法位和进位位连接，实现加法位输出和进位位输出。 通过以上几步就已近组建好了一个半加器。 将两个半加器和一个或门连接就组建成了一个全加器（二进制加法器）。

若想实现更多位数需要将跟多的全加器连接，一个全加器是二位，八个全加器连接就是八位，同样n个相连就是n位。

参考资料来源：网络-全加器

⑨ 设计一个加法器

一、半加器
半加器是用于计算2个一个bit的二进制数a与b的和，输出结果是sum（s）和进位carry（c）。在多bit数的计算中，进位c将作为下一相邻bit的加法运算中。单个半加器的计算结果是2c+s。 真值表：
逻辑表达式：
Verilog描述为：
mole half_adder(
input a,
input b,
output c,
output s
);
assign c = a&b;
assign s = a^b;
endmole
电路图如下：
二、全加器
全加器不同于半加器是，全加器带有进位cin。输入为a，b，cin，输出为sum（s），进位carry（c），均是单bit信号。 s为a、b、cin三个单bit数的和，cout为a，b，cin三个数超过2后的进位。 真值表
逻辑表达式：
verilog描述：
mole full_add(
input a,
input b,
input cin,
output cout,
output s
);
assign s = a^b^cin;
assign cout = a&b | (cin & (a^b));
endmole
电路图：
表示符号：
三、行波进位加法器
N-bit加法器可以根据1-bit全加器组合而成。每个全加器的输出进位cout作为下一个全加器的输入进位cin，这种加法器称为行波进位加法器（Ripple-carry addr，简称RCA），如一个16bit加法器的结构如下所示，其中A、B为16bit的加数，S为A+B的和，c16为该加法器的输出：
由上图所知可以得到进位c16的结果依赖于c15,c14,c13,…c2,c1,c0，对于32bit，64bit等加法器，进位链将显得更加长。所以，行波进位加法器设计简单，只需要级联全加器即可，但它的缺点在于超长的进位链，限制了加法器的性能。
mole rca #(width=16)(
input [width-1:0] A,
input [width-1:0] B,
output [width-1:0] sum,
output cout
);
wire [width:0] temp;
assign temp[0] = 0;

genvar i;
for(i=0;i<width;i=i

⑩ 减法运算电路和反相减法的区别

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。
减毕没宴法电路是基本集成运放电路的一种，减法电路可以由反相加法电路构成，也可以由差分电路构成。基本集成运放电路有加、减、积分和微分等四种运算。一般是由集成运放外加反馈网络所构成的运算电路来实现。
1、加法器
加法器分为同相加法器和反相加法器。
a）同相加法器电路图如下所示：

其输出电压的计算公式：

b）反相加法器电路图如下所示：

其察此输出电压的计算公式：
手银
2、减法器
减法器有两种：一种是先对输入信号实现反相，然后再做加法运算；另一种是直接利用差分电路实现
a）输入信号实现反相实现减法器

b）差分电路实现减法器

其计算输出电压的公式如下：

反相加法器与同相加法器
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。同相加法器输入阻抗高，输出阻抗低，反相加法器输入阻抗低，输出阻抗高。当选用同相加法器时，如A输入信号时，因为是同相加法器，输入阻抗高，这样信号不太容易流入加法器，反而更容易流入B端，而影响到B端的正常使用;同样，如B输入信号时，容易流入A端，而影响到A端的正常使用。
这就是为什么对于加法器的使用，大家都选择反相加法器而不是同相加法器的原因。