电路逻辑综合

Ⅰ 要设计集成电路版需要了解哪些知识

集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：
1．功能设计阶段。
设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环
境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软
件模块及硬件模块该如何划分，哪些功能该整合于SOC
内，哪些功能可以设
计在电路板上。
2．设计描述和行为级验证
能设计完成后，可以依据功能将SOC
划分为若干功能模块，并决定实现
这些功能将要使用的IP
核。此阶段将接影响了SOC
内部的架构及各模块间互
动的讯号，及未来产品的可靠性。
决定模块之后，可以用VHDL
或Verilog
等硬件描述语言实现各模块的设
计。接着，利用VHDL
或Verilog
的电路仿真器，对设计进行功能验证（function
simulation，或行为验证
behavioral
simulation）。
注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。
3．逻辑综合
确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。
综合过程中，需要选择适当的逻辑器件库（logic
cell
library），作为合成逻辑
电路时的参考依据。
硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要
因素。事实上，综合工具支持的HDL
语法均是有限的，一些过于抽象的语法
只适于做为系统评估时的仿真模型，而不能被综合工具接受。
逻辑综合得到门级网表。
4．门级验证（Gate-Level
Netlist
Verification）
门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路
是否符合功能需求，该工作一般利用门电路级验证工具完成。
注意，此阶段仿真需要考虑门电路的延迟。
5．布局和布线
布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布
线则指完成各模块之间互连的连线。
注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC
的性能，尤其在0.25
微米制程以上，这种现象更为显著。
目前，这一个行业仍然是中国的空缺，开设集成电路设计与集成系统专业的大学还比较少，其中师资较好的学校有
上海交通大学，哈尔滨工业大学，西安电子科技大学，电子科技大学，哈尔滨理工大学,复旦大学，华东师范大学等。
模拟集成电路设计的一般过程：
1.电路设计
依据电路功能完成电路的设计。
2.前仿真
电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。
3.版图设计（Layout）
依据所设计的电路画版图。一般使用Cadence软件。
4.后仿真
对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图。
5.后续处理
将版图文件生成GDSII文件交予Foundry流片。

Ⅱ 纯组合逻辑电路怎么dc综合

每个模块的设计工作包括3个部分：1,电路模块的设计；2,测试模块的设计；3,设计文档的编写和整理。测试模块的设计和文档编写是比电路模块设计更为重要的设计环节，测试是否严密和完整决定了系统设计的成败，设计文档的完整和准确也是系统设计成败的关键，缺少完整的设计说明文件，就不能维持设计工作的连续性，为今后的调试和维护带来困难。组合电路逻辑在数字系统中起着基本组件的作用，也可以说，如果不了解组合逻辑的构成，就不可能对数字逻辑电路系统有任何了解。采用Verilog或VHDL高层次设计方法，也是以基本组合逻辑电路为基础的。如果没有基本组合逻辑电路知识，即使对Verilog 或 VHDL 语法了如指掌，也不可能设计出结构合理的复杂系统。
在实现算法时(如卷积运算和快速傅里叶变换)，常常会用到加运算。由于多位并行加法器是由多层组合逻辑构成的，加上超前进位形成的逻辑虽然减少了延时，但还是有多级门和布线的延迟，而且随着位数的增加延迟还会积累，这样就使加法器的使用频率受到限制，这里是指计算的节拍(即时钟)必须大于运算电路的延迟，只有在输出稳定后才能输入新的数据进行下一次运算。如果设计的是32位或者是64位的加法器，延迟就会更大。为了加快计算速度，可以在运算的组合逻辑层中加入多个寄存器组来暂存中间结果。也就是采用数字逻辑设计中常用的流水线(pipe-line)办法，来提高运算速度。
这样设计的加法器在行为仿真时是没有延时的。借助综合器，可以将以上代码自动将其综合成典型的加法器结构。综合器有许多选项可供设计者选择，以便来控制自动生成的电路性能。设计者可以考虑提高电路的速度或者是节省电路元件以减少电路占用硅片的面积。综合器会自动根据你的选项为你挑选一种基本加法器的结构，有的综合器还可以根据用户对运算速度的要求插入流水线结构。

Ⅲ 集成电路标准单元定义和用途

对于可编程ASIC，FPGA公司以成套设计工具形式提供几千美元的一套的逻辑单元库。 对于MGA和CBIC，可以有3种选择：ASIC供应商提供单元库；从第三方供应商处购买；自己建立自己的单元库。无论采用哪种方式，ASIC单元库的每个单元必须包括：物理版图、行为级模型、Varilog/VHDL模型、详细时序模型、测试策略、电路原理图、单元符号、连线负载模型、布线模型。对于MGA和CBIC单元库，都需要完成单元设计和单元版图。 基于标准单元ASIC设计
基于标准单元的设计是指把一些基本单元乃至具有相当强功能的模块预先设计好,作为标准单元存入CAD 系统中,构成标准单元库。设计时从标准单元库调用所需的单元,排成若干行,行间留有布线通道进行布线。基于标准单元的ASIC 设计有芯片面积利用率高、布通率高、芯片延时均衡性好的特点。 逻辑综合是基于标准单元ASIC 设计中的重要环节,它是指基于用户指定的约束,将用硬件描述语言描述的设计转化为目标工艺库中门的过程。逻辑综合起着分水岭的作用,逻辑综合效果的好坏直接影响到后端设计的质量,因此是设计者十分关注的问题。综合优化是根据逻辑综合结果进行分析,采取各种手段提高主频,降低面积和功耗,它是提高逻辑综合质量的重要措施。标准单元设计法中很重要的步骤就是选择合适的单元库, 或者自己建立单元库。单元库包括逻辑符号库、功能参数库和版图库, 其中最重要的就是版图库。单元库中的每个标准单元均具有相同的高度, 而宽度则视单元的复杂程度而有所不同, 这样才能在综合布局布线时相连成为一个整体。标准单元的版图除了电源、地线的端口可以从两侧水平引出之外,其他端口都排列在相对的上下两边。这样, 布局时从水平方向上可以方便地将所有标准单元拼接成一行行整齐的排列。互连线则被放置在单元行之间的水平布线通道和单元行两端的垂直布线通道区内。因此, 设计的第一步首先要建立自己需要的全部库单元。一些常用的门电路、逻辑电路、触发器、驱动电路等, 都可以做成标准单元。每个单元的逻辑图和版图都要经过规则检查和仿真验证后方可使用。建库等工作都可以用Compass 的后端工具完成。版图规则一般都是半导体制造厂家专用的, 很少公开, 各个厂家也有所不同。 设计版图的一个重要原则是要利用尽可能小的面积来完成所需的逻辑。 在版图编辑的过程中, 需要随时进行版图规则检查(DRC)。 使用标准单元库进行版图综合。 一些常用的门电路、逻辑电路、触发器、驱动电路非门，与非门、或非门、同或门、异或门、超级缓冲器、多路选择开关、通用逻辑功能发生器、寄存器（两相时钟信号、动态寄存器、准静态寄存器、RAM存储单元）加法器、通用逻辑阵列。

Ⅳ CPU电路图怎么设计出来的

CPU设计的流程：

随着工艺的发展，半导体芯片的集成化程度越来越高，设计的系统越来越复杂，规模越来越大，性能的需求越来越高，功耗也越来越大，给芯片设计工程师和EDA厂商带来了新的挑战。芯片的设计方法也随着发生了改变，经历了从早期的手工设计阶段、计算机辅助设计阶段，计算机辅助工程阶段，电子自动化设计阶段，发展到系统芯片阶段。

1、设计定义和可综合的RTL代码。设计定义描述芯片的总体结构、规格参数、模块划分、使用的接口等。然后设计者根据硬件设计所划分出的功能模块，进行模块设计或者复用已有的IP核，通常使用硬件描述语言在寄存器传输级描述电路的行为，采用Verilog/VHDL描述各个逻辑单元的连接关系，以及输入/输出端口和逻辑单元之间的连接关系。门级网表使用逻辑单元对电路进行描述，采用例化的方法组成电路，以及定义电路的层次结构。前仿真，也称为RTL级仿真或功能仿真。通过HDL仿真器验证电路逻辑功能是否有效，在前仿真时，通常与具体的电路实现无关，没有时序信息。

2、逻辑综合。建立设计和综合环境，将RTL源代码输入到综合工具，例如Design Compiler，给设计加上约束，然后对设计进行逻辑综合，得到满足设计要求的门级网表。门级网表可以以ddc的格式存放。电路的逻辑综合一般由三步组成：转化、逻辑优化和映射。首先将RTL源代码转化为通用的布尔等式（GTECH格式）；逻辑优化的过程尝试完成库单元的组合，使组合成的电路能最好的满足设计的功能、时序和面积的要求；最后使用目标工艺库的逻辑单元映射成门级网表，映射线路图的时候需要半导体厂商的工艺技术库来得到每个逻辑单元的延迟。综合后的结果包括了电路的时序和面积。

3、版图规划。在得到门级网表后，把结果输入到JupiterXT做设计的版图规划。版图规划包含宏单元的位置摆放、电源网络的综合和分析、可布通性分析、布局优化和时序分析等。

4、单元布局和优化。单元布局和优化主要定义每个标准单元（Cell）的摆放位置，并根据摆放的位置进行优化。EDA工具广泛支持物理综合，即将布局和优化与逻辑综合统一起来，引入真实的连线信息，减少时序收敛所需要的迭代次数。把设计的版图规划和门级网表输入到物理综合工具，例如Physical Compiler进行物理综合和优化。在PC中，可以对设计在时序、功耗、面积和可布线性进行优化，达到最佳的结果质量。

5、静态时序分析（STA）、形式验证（FV）和可测性电路插入（DFT）。

静态时序分析是一种穷尽分析方法，通过对提取的电路中所有路径的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。在后端设计的很多步骤完成后都要进行静态时序分析，如逻辑综合之后，布局优化之后，布线完成之后等。

形式验证是逻辑功能上的等效性检查，根据电路的结构判断两个设计在逻辑功能上是否相等，用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。

可测性设计。通常，对于逻辑电路采用扫锚链的可测性结构，对于芯片的输入/输出端口采用边界扫描的可测性结构，增加电路内部节点的可控性和可观测性，一般在逻辑综合或物理综合之后进行扫锚电路的插入和优化。

6、后布局优化，时钟树综合和布线设计。在物理综合的基础上，可以采用Astro工具进一步进行后布局优化。在优化布局的基础上，进行时钟树的综合和布线。Astro在设计的每一个阶段，都同时考虑时序、信号、功耗的完整性和面积的优化、布线的拥塞等问题。其能把物理优化、参数提取、分析融入到布局布线的每一个阶段，解决了设计中由于超深亚微米效应产生的相互关联的复杂问题。

7、寄生参数的提取。提取版图上内部互连所产生的寄生电阻和电容值。这些信息通常会转换成标准延迟的格式被反标回设计，用于静态时序分析和后仿真。有了设计的版图，使用Sign-Off参数提取的工具，如Star-RCXT进行寄生参数的提取，其可以设计进行RC参数的提取，然后输入到时序和功耗分析工具进行时序和功耗的分析。

8、后仿真，以及时序和功耗分析。后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。如Primetime-SI能进行时序分析，以及信号完整性分析，可以做串扰延迟分析、IR drop（电压降）的分析和静态时序分析。在分析的基础上，如发现设计中还有时钟违规的路径，Primetime-SI可以自动为后端工具如Astro产生修复文件。PrimePower具有门级功耗的分析能力，能验证整个IC设计中的平均峰值功耗，帮助工程师选择正确的封装，决定散热和确证设计的功耗。在设计通过时序和功耗分析之后，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技术为基础，为设计进行门级和晶体管级静态和动态的电压降分析，以及电迁移的分析。

9、ECO（工程修改命令）修改。当在设计的最后阶段发现个别路径有时序问题或者逻辑错误时，有必要对设计的部分进行小范围的修改和重新布线。ECO修改只对版图的一小部分进行修改而不影响到芯片其余部分的布局布线，保留了其他部分的时序信息没有改变。

10、物理验证。物理验证是对版图的设计规则检查（DRC）及逻辑图网表和版图网表比较（LVS）。将版图输入Hercules，进行层次化的物理验证，以确保版图和线路图的一致性，其可以预防、及时发现和修正设计在设计中的问题。其中DRC用以保证制造良率，LVS用以确认电路版图网表结构是否与其原始电路原理图（网表）一致。LVS可以在器件级及功能级进行网表比较，也可以对器件参数，如MOS电路沟道宽/长、电容/电阻值等进行比较。

在完成以上步骤之后，设计就可以签收、交付到芯片制造厂了（Tape out）。