怎样画门电路

① 与门非门或门电路符号怎么画

先要明白
晶体管在
饱和和截止（即开关工作模式）的原理
然后根据数字逻辑知识，就可以画出来了
关键还是
Bjt
和Cmos
FET的工作原理
，这些模拟电路基础知识要懂才行
门电路都是晶体管开关电路
原理图教科书上不都有吗，找本教材看啊
下面是个CMOS
fet的与门图，或门原理也一样类似：

② 数字电路组合逻辑电路波形图怎么画有图

1、函数Y简化有问题

正解流程：

Y1=AC，Y2=BC，

Y=(Y1+Y2)'=(AC+BC)'=[C(A+B)]'=C'+(A+B)'=C'+A'B'，而不是Y=C'+(AB)' ！

2、Y波形图也存在误差

正确作图：回

线路标注答：

J1=Q2，K1=Q2' ，J2=K2=Q1’；

按 Qn=J *Q' + K' * Q；

则 Q1n = Q2，

初态 Q1=Q2=0；

第1个脉冲后，Q1n = Q2 =0，Q2n = Q1' *Q2’+ Q1 * Q2 =1；

第2个脉冲后，Q1n = Q2 =1，Q2n = Q1' *Q2’+ Q1 * Q2 =0；

第3个脉冲后，Q1n = Q2 =0，Q2n = Q1' *Q2’+ Q1 * Q2 =0；

完成一个循环

(2)怎样画门电路扩展阅读：

现代的数字电路由半导体工艺制成的若干数字集成器件构造而成。逻辑门是数字逻辑电路的基本单元。存储器是用来存储二进制数据的数字电路。

③ 分别画出与，或，非三种基本逻辑门电路符号

与，或，非三种基本逻辑门电路符号是：

1 “!”(逻辑内非)、“&&”(逻辑与)、“||”(逻辑或)是三种逻辑运容算符。

2 “逻辑与”相当于生活中说的“并且”，就是两个条件都同时成立的情况下“逻辑与”的运算结果才为“真”。

(3)怎样画门电路扩展阅读：

逻辑运算又称布尔运算布尔用数学方法研究逻辑问题，成功地建立了逻辑演算。他用等式表示判断，把推理看作等式的变换。

这种变换的有效性不依赖人们对符号的解释，只依赖于符号的组合规律 。这一逻辑理论人们常称它为布尔代数。逻辑非，就是指本来值的反值。

但是如果左边操作数为false，就不计算右边的表达式，直接得出false。类似于短路了右边。| 称为逻辑或，只有两个操作数都是false，结果才是false。

|| 称为简洁或或者短路或，也是只有两个操作数都是false，结果才是false。但是如果左边操作数为true，就不计算右边的表达式，直接得出true。类似于短路了右边。

④ 门电路画出各个信号的波形怎么画

门电路输出只有两个电平，分别为高电平是低电平，在波形图上可用“1”和“0”或专“H”和“L”表示。
重点在于根据属输入信号的状态计算输出信号的状态。对于简单电路，可之间用观察法，对于复杂电路，可以先列出逻辑表达式，进行化解后列出真值表。

⑤ 怎么用晶体管画与门、或门原理图

先要明白晶体管在来自饱和和截止（即开关工作模式）的原理

然后根据数字逻辑知识，就可以画出来了

关键还是Bjt和CmosFET的工作原理，这些模拟电路基础知识要懂才行

门电路都是晶体管开关电路

原理图教科书上不都有吗，找本教材看啊

下面是个CMOSfet的与门图，或门原理也一样类似：

⑥ 逻辑门电路公式画简怎么画简

用verilog编写的数据选择器： mole multiplexer8_to_1(OUT,A2,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0); output OUT; reg OUT; input D7,D6,D5,D4,D3,D2,D1,D0; input A2,A1,A0; always@(A2,A1,A0,D0,D1,D2,D3,D4,D5,D6,D7) case({A2,A1,A0}) 3'd0:OUT=D0; 3'd1:OUT=D1; 3'd2:OUT=D2; 3'd3:OUT=D3; 3'd4:OUT=D4; 3'd5:OUT=D5; 3'd6:OUT=D6; 3'd7:OUT=D7; default:$display("Unspecified control signal"); endcase endmole mole stimulus; reg a2,a1,a0; reg d7,d6,d5,d4,d3,d2,d1,d0; wire out; multiplexer8_to_1 mymux(out,a2,a1,a0,d7,d6,d5,d4,d3,d2,d1,d0); initial begin d7=1;d6=1;d5=0;d4=0;d3=1;d2=0;d1=1;d0=0; #10 $display (" d7=%b,d6=%b,d5=%b,d4=%b ,d3=%b,d2=%b,d1=%b,d0=%b\n", d7,d6,d5,d4,d3,d2,d1,d0); a2=0;a1=0;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out ); a2=0;a1=0;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=0;a1=1;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=0;a1=1;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=0;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=0;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=1;a0=0; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); a2=1;a1=1;a0=1; #10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out); end endmole

⑦ 怎么画逻辑门电路

书上有呀

⑧ 门电路主要有哪几种画出其符号及逻辑式

“门”是这样的一种电路：它规定各个输入信号之间满足某种逻辑关版系时，才有信号输出权，通常有下列三种门电路：与门、或门、非门（反相器）。从逻辑关系看，门电路的输入端或输出端只有两种状态，无信号以“0”表示，有信号以“1”表示。也可以这样规定：低电平为“0”，高电平为“1”，称为正逻辑。反之，如果规定高电平为“0”，低电平为“1”称为负逻辑，然而，高与低是相对的，所以在实际电路中要选说明采用什么逻辑，才有实际意义，例如，负与门对“1”来说，具有“与”的关系，但对“0”来说，却有“或”的关系，即负与门也就是正或门；同理，负或门对“1”来说，具有“或”的关系，但对“0”来说具有“与”的关系，即负或门也就是正与门。
符号等更多内容请见参考

⑨ 请问基本门电路有哪几种，分别画出逻辑电路及表达式。

并，常用的门电常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。

⑩ 用门电路实现一位全加器要怎么做，逻辑图要怎样画！谢谢！

用verilog编写的数据选择器：
mole multiplexer8_to_1(OUT,A2,A1,A0,D7,D6,D5,D4,D3,D2,D1,D0);
output OUT;
reg OUT;
input D7,D6,D5,D4,D3,D2,D1,D0;
input A2,A1,A0;
always@(A2,A1,A0,D0,D1,D2,D3,D4,D5,D6,D7)
case({A2,A1,A0})
3'd0:OUT=D0;
3'd1:OUT=D1;
3'd2:OUT=D2;
3'd3:OUT=D3;
3'd4:OUT=D4;
3'd5:OUT=D5;
3'd6:OUT=D6;
3'd7:OUT=D7;
default:$display("Unspecified control signal");
endcase
endmole

mole stimulus;
reg a2,a1,a0;

reg d7,d6,d5,d4,d3,d2,d1,d0;

wire out;

multiplexer8_to_1 mymux(out,a2,a1,a0,d7,d6,d5,d4,d3,d2,d1,d0);
initial
begin
d7=1;d6=1;d5=0;d4=0;d3=1;d2=0;d1=1;d0=0;
#10 $display (" d7=%b,d6=%b,d5=%b,d4=%b ,d3=%b,d2=%b,d1=%b,d0=%b\n", d7,d6,d5,d4,d3,d2,d1,d0);
a2=0;a1=0;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out );
a2=0;a1=0;a0=1;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=0;a1=1;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=0;a1=1;a0=1;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=0;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=0;a0=1;

#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=1;a0=0;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);
a2=1;a1=1;a0=1;
#10 $display("a2=%b,a1=%b,a0=%b,out=%b\n",a2,a1,a0,out);

end

endmole