门电路X1

『壹』 全加器 是怎么进行运算的

全加器有3个输入端，A B 和C1，C1为进数输入，输出S为和，C2为进数输出

当A B =1，C1=0，二进制的 1+1 = 10，所以输出 S=0，进数输出 C=1，如上图橙色分段值显示。

当A B = 1，C1=1时，二进数的 1+1+1=11，所以输出 S=1，进数输出 C=1，如上图变化为蓝色分段值显示。

『贰』 二次线路图指示灯两边的x1，x2表示

在这里的X1,X2就是表示两个接线端子的意思。

『叁』 石英晶体振荡电路的频率如何调

从你线路布置来看，X1是无源32.768KHz晶体吧，若是这样电容配的有点大，C1、C2调整到20PF左右即可；若X1是晶振就不用这样配置电路了，32.768KHz振荡器内部带有线路设计，不需再外接电容，给匹配电压之后就有信号输出。

『肆』 示波器上X10档与X1档的区别在什么情况下选用这二档

示波器x10档探针输入阻抗为10m；x1档探针输入阻抗为1m。

1、对于内阻较高的信号源，应优先选x10档探针，再适当调节输入灵敏度，如被测信号太小，就只好用x1档探针。

2、如被测信号较大，靠调节输入灵敏度不能满足要求，就要用x10档探针。

(4)门电路X1扩展阅读：

1、普通示波器。电路结构简单，频带较窄，扫描线性差，仅用于观察波形。

2、多用示波器。频带较宽，扫描线性好，能对直流、低频、高频、超高频信号和脉冲信号进行定量测试。借助幅度校准器和时间校准器，测量的准确度可达±5%。

3、多线示波器。采用多束示波管，能在荧光屏上同时显示两个以上同频信号的波形，没有时差，时序关系准确。

4、多踪示波器。具有电子开关和门控电路的结构，可在单束示波管的荧光屏上同时显示两个以上同频信号的波形。但存在时差，时序关系不准确。

5、取样示波器。采用取样技术将高频信号转换成模拟低频信号进行显示，有效频带可达GHz级。

6、记忆示波器。采用存储示波管或数字存储技术，将单次电信号瞬变过程、非周期现象和超低频信号长时间保留在示波管的荧光屏上或存储在电路中，以供重复测试。

7、数字示波器。内部带有微处理器，外部装有数字显示器，有的产品在示波管荧光屏上既可显示波形，又可显示字符。被测信号经模一数变换器（A/D变换器）送入数据存储器。

通过键盘操作，可对捕获的波形参数的数据，进行加、减、乘、除、求平均值、求平方根值、求均方根值等的运算，并显示出答案数字。

『伍』 与非电路是什么

一、定义：

与非门（英语：NAND gate）是数字电路的一种基本逻辑电路。若当输入均为高回电平答（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。与非门可以看作是与门和非门的叠加。

二、概述：

与非门是与门和非门的结合，先进行与运算，再进行非运算。与非运算输入要求有两个，如果输入都用0和1表示的话，那么与运算的结果就是这两个数的乘积。如1和1（两端都有信号），则输出为0；1和0，则输出为1；0和0，则输出为1。与非门的结果就是对两个输入信号先进行与运算，再对此与运算结果进行非运算的结果。简单说，与非与非，就是先与后非。

电工学里一种基本逻辑电路，是与门和非门的叠加，有两个输入和一个输出。

CMOS电路中的逻辑门有非门、与门、与非门、或非门、或门、异或门、异或非门，施密特触发门、缓冲器、驱动器等

与非门则是当输入端中有1个或1个以上是低电平时，输出为高电平；只有所有输入是高电平时，输出才是低电平

与非门芯片：74ls系列：74ls00、74LS20，CMOS系列：CD4011

三、真值表：

与非门真值表

『陆』 石英晶体振荡电路的频率如何调

一、这个电路图是错误的。
1：直流偏置的错误：74LS系列输入电流较大（达到零点几个mA），负反馈直流偏置电阻应该减小3个数量级，用1~2k，否则它永远输出低电平，2M电阻通常用于CMOS的4000系列电路。
2：反馈极性错误：C1、C2、X1（作为电感元件）形成3级移相，移相180度，应该配用反相放大，只能用一级反相门，不该用两个门串联。同时为了使第一级移相生效，应该在C2之前再串联一只电阻，而不是直接接到门电路的输出端。如果用两级门的同相放大，请剪去C1、C2，只需要一个工作在串联谐振频率的晶体即可。
二、仿真软件使用错误：Multisim软件中的门电路只能作为数字逻辑电路使用，不可以偏置到线性放大区充当放大电路（真实电路是可以这样使用的），因此楼主所说的40kHz频率与晶体无关，是U1A通过R1反馈（带延时效果），软件假象出来的“振荡”：Ui高——Uo低——通过R1使Ui低——Uo高——通过R1使Ui高——，———，———，———，———

『柒』 新学电子电路，与门、或门、非门，笫二个图，X1、X2，代表什么

不过是端口序号而已，有相同序号的就连接在一起就是了；
通过图上可看到，S1、S2的状态，就决定了 X1、X2的数字电平值，即是 = 1，或者 = 0；

『捌』 如何利用与或非门设计全加器

无法用与或非门设计一位全加器，因为一位全加器是用门电路实现两个二进制数相加并求出和的组合线路。它只能利用门电路实现，而无法用与或非门实现。

全加器本位加数A，B来自低位的进位Ci构成了输入本位输出S，相高位的进位Co,构成全加器的输出。S=A异或B异或Ci，Co=AB+BCi+ACi。

全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器。

如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

(8)门电路X1扩展阅读：

显示了一个全加器由两个异或门、三个与门、一个或门构成 (或者可以理解为两个半加器与一个或门的组合)。S1、T1、T2、T3则是门与门之间的连线。代码显示了用纯结构的建模方式，其中xor 、and、or 是Verilog HDL 内置的门器件。

以 xor x1 (S1, A, B) 该例化语句为例：xor 表明调用一个内置的异或门，器件名称xor ，代码实例化名x1（类似原理图输入方式）。括号内的S1，A，B 表明该器件管脚的实际连接线（信号）的名称，其中 A、B是输入，S1是输出。

『玖』 74LS00的空载导通电流Iccl

Vcc端采样电阻100Ω 实测约2.65mA