三分频电路设计

❶ 求用d触发器设计三分频触发器，设计思路还有电路图

话说你这个100财富不够吧。。。rmb吧 我帮你做

❷ 求音箱三分频器的电路图.高中低

音源三分题的电路图易得，关键是原材料的差异与音箱制作，喇叭尺寸箱体尺寸设计都会影响音质效果，因此可能会达不到预期的要求，要求不高但可以享受DlY的乐趣

❸ 如何用D触发器设计一个三分频电路，还要有Verilog语言设计

mole three(clk,throut) ;
input clk ;
output throut;
reg q1,q2,d,throut;

always @(posedge clk)
if(!d)
q1=1'b1;
else
q1=~q1 ;
always @(negedge clk)
if(!d)
q2=1'b1;
else
q2=~q2 ;
always @(q1 or q2)
d=q1&q2 ;
always @(posedge d)
throut=~throut;
endmole

❹ 采用与非门和D触发器设计一个三分频电路，画出相应的电路原理图，并简要说明电路的工作原理

要不？三分频电路

❺ 求一个三分频器线路图

你要的三分频器线路图

❻ 求PLC三分频电路梯形图（三菱的）

如图所示，第一个图是三分频的时序图，第二个是PLC梯形内图，根据时序图结合程序可以容看出，当X0第一次为ON，C0=1，Y0输出；X0第一次为OFF，C0=2，Y0输出；X0第二次为ON，C0=3，Y0输出；X0第二次为OFF，C0=4，Y0不输出；X0第三次为ON，C0=5，Y0不输出；X0第三次为OFF，C0=6，Y0不输出，同时复位C0。一切回到初始状态了，当X0第四次为ON就和第一次一样了。如此重复。就做到三分频了。

望采纳。。。。。

❼ 触发器做三分频 五分频电路 怎么做

使用74LS90或74ls290,

当R0(1)、R0(2)均为“”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝0,0,0,0。

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1。

那么很简单了,信号接入cp1(选择5进制计数器,q3q2q1表示5进制计数器计算出来的值),同时信号也接入cp0(使q0成为二进制计数器),

当来第一次脉冲的下降沿时,74ls90的q3q2q1状态为001,q0状态为1.把q0接S9(1)、q1接S9(2).把R0(1)接地,R0(2)接地.

使第二次脉冲的下降沿时实现置9功能,此时状态QD(Q3),QC(Q2),QB(Q1),＝1,0,0.观察可知按照二进制的100等于4.此时QA(Q0)=1。观察可知QD(Q3),QC(Q2),QB(Q1),QA(Q0)＝1,0,0,1按照二进制的1001等于9,

第三次脉冲的下降沿时,74ls90的q3q2q1q1q0状态为0,0,0,0,(参考74ls290真值表)

那么第四个脉冲的下降沿到来时q3q2q1q0状态为0,0,1,1

第五次1001

第六次0000

第七次0011.以下以此循环.

好了,很明显每三次高电平输入cp1和cp0,q3就能输出了1次(第2次)高电平,q3刚好是三进制计数器,那么q3也就是三分频器了(注意:假设输入信号的高低电平的占空比为50%,q3输出的占空比只有33.333%,即1/3)

5分频就更简单了,把S9(1)接地、S9(2)接地.把R0(1)接地,R0(2)接地.信号接入cp1(选择5进制计数器)

很明显每5次高电平输入cp1,q3就能输出了1次(第4次)高电平,q3刚好是五进制计数器,那么q3也就是五分频器了(注意:假设输入信号高低电平的占空比为50%,q3输出的占空比只有20%,即1/5)

❽ 用两个JK触发器实现三分频电路

图a用两来个JK触发源器实现三分频电路
http://www.ic37.com/htm_tech/2008-1/6374_391104.htm
供参考

❾ 如何用74LS93设计三分频器

三分频的产生原理很简单，不论你用什么工具或者芯片，
先做二分频，再做四分频。
二分频 异或 四分频 得到三分频
希望能帮到你

❿ 求一个占空比50%的三分频电路图

先采用CD4017计数器做个六分频的，然后用D触发器做个二分频的，以获得占空比50%的输出信号；当然可以采用其他计数器来得到六分频信号，只是还需要增加一些门电路才可；