模拟电路时钟

⑴ java 构造方法重载 模拟电子时钟 5个构造方法，看不懂了，解释下什么意思

java源代码中有几个构造方法，那么class文件中就有几个初始化方法，编译器会把第一部分与第二部分分别复制到每个初始化方法的前端，然后把初始化方法对应参数的构造方法的代码复制到相应初始化方法中(这里说的复制其实应该说是编译，不过为了让你更好理解所以如此说).

那么说初始化方法如何追述其父类的，这也关系到初始化方法的结构，初始化方法的执行顺序以及结构就如上所说，但是每个初始化方法的第一个执行指令就是调用另外一个初始化方法，这个初始化方法可能是自身类某个初始化方法，例如你的构造函数中第一句有类似this(...)这种语句，那么初始化方法就会调用自身类的指定构造方法；如果你的构造方法中没有指定构造方法调用，那么初始化方法会默认调用父类无参数初始化方法，如果你的子类第一句为super(....),那么初始化方法会调用父类指定初始化方法。这种调用过程会递归进行调用，直到这个类是java.lang.Object类。

调用初始化方法并不代表会生成对象，你的java代码中出现new关键字加上构造方法的调用，只会生成一个对象，其父类对象不会生成，所以调用父类为抽象类的构造方法完全是合理的。而且初始化方法对于虚拟机来说只是一个名称叫做"<init>"的普通方法，区别只是生成对象以后调用而已(sun 的jdk私有包中有绕过构造方法生成对象的方式，可以证明之上说法，具体如何我这里不陈述)。

⑵ 在模拟电路里面怎么通过数字的计时器来控制某个时间

数字的计时器是通过对标准时钟脉冲计数来计时的，在充电器电路里可以用市电的频率作为时钟脉冲基准，用运放做一个50H过零检测电路即可，简单方案只要对变压器次级低压整流就行，或者用一片555集成块做振荡器。
补充：
计数器有预置端子（管脚），可以预置计数值，开始计数时，计数器做减法计数（加法也行），计数器为零时，计数时间到，就会输出一个控制（进位）脉冲，用控制脉冲去触发下一级电路。如：市电做时钟，20MS脉冲，减法计数器，预置500D(十进制)，定时10秒。

⑶ PROTEUS模拟电子时钟LCD显示,有4个功能键

可以参考：

http://hi..com/do_sermon/item/c8d1161d40768f10e3f98682

⑷ 什么是时钟对准系统（集成电路设计）

一种基于锁相环的时钟系统设计
上网时间 : 2003年09月13日

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本文介绍了一种基于CMOS工艺的高性能处理器时钟系统设计，设计频率为200MHz，VCO的相位噪声为-110dBC/Hz@100kHz。作者详细分析了锁相环路的结构及组成，并介绍了消除噪声的设计方法。VSPACE=12 HSPACE=12 ALT="图1：锁相环在时钟产生中应用。">

锁相环广泛应用于时钟系统设计中，其中包括相位同步以及时钟倍频等应用。通常，当芯片工作频率高于一定频率时，就需要消除由于芯片内时钟驱动所引起的片内时钟与片外时钟间的相位差，嵌入在芯片内部的PLL可以消除这种时钟延时。此外，很多芯片控制链逻辑需要占空比为50%的时钟，因此需要一个2倍于此的时钟源，集成在芯片内部的PLL可以将外部时钟合成为此时钟源。

系统集成PLL可以从内部触发，比从外部触发更快且更准确，能有效地避免一些与信号完整性相关的问题。系统集成PLL的另一个显著特点是通过调节位于锁相环反馈回路中的时钟树缓冲区中的参数，锁相环能够产生相对于参考输入时钟频率不同倍率的内核时钟，这种调节能确保芯片和外部接口电路之间快速同步和有效的数据传输。

在高性能处理器时钟系统设计中，通常需要锁相环产生片上时钟。本文以一种200MHz的时钟系统设计为实例介绍一种基于锁相环的时钟系统设计，其中输入参考频率是25MHz，相位噪声为-100dBc/Hz@100kHz,压控振荡器增益为380MHz/V,工作电压为5V。仿真和测试结果表明该设计能满足系统要求。

环路结构

以锁相环为基础的时钟产生结构如图1所示：外部25MHz的参考时钟信号或总线时钟(BusCLK)先进入到一个接收缓冲器，在进入鉴频鉴相器(PFD)之前要经过一个分频器，分频系数为M1，得到图1中φi，然后与从分频器M6来的内部反馈信号Фo在PFD中比较，得到误差信号Фe，它将作为电荷泵以及滤波网络的输入，用以控制压控振荡器(VCO)。VSPACE=12 HSPACE=12 ALT="图2：鉴相器结构。">

VCO的输出先经过M3分频，再通过缓冲以后产生系统的主时钟PClk。同时，主时钟在进入分频器M6之前先通过H树形时钟分布网络，最后返回鉴相器，这样就形成了整个反馈回路。从平衡的角度来看， PFD的两个输入必须在频率和相位上保持一致，因此所得到的芯片内核时钟和输入的总线时钟的比值fpclk/fbus必须与M6/M1相等。通过改变M6以及M1的值，可以得到输入时钟频率的整数倍或者分数倍值。由于芯片要求时钟不能出现漂移，所以输出时钟占空比以及系统的相位调整能力必须对环境以及工艺参数变化不敏感。VCO的输出也可以切换到分频器M5上，得到的输出可作为二级高速缓存(L2)的时钟。同理，fvco=M3×fpclk =M5×fL2CLK，二级缓存的输出频率也可以通过调整M3以及M1来得到理想的值。

环路构成分析

整个环路中包括鉴相器、滤波器、压控振荡器、分频器、共模抑制和锁定检测等模块，以下介绍主要模块的结构：

1. 鉴相器VSPACE=12 HSPACE=12 ALT="图3：压控振荡器结构。">

数字鉴频鉴相器产生的输出信号能够表达频率及相位相对超前或者滞后信息，然后送到电荷泵。复位信号到达以后，θi的每一个上升沿都触发“UP”信号，直到θo的一个上升沿到达，这样就结束UP的置位状态转入系统复位状态。同样，如果θo上升沿先于θi到达， “DOWN”被置位，直到θi的一个上升沿到达，继而转入复位状态。除非两个输入相位以及频率非常接近，即进入所谓的“鉴相死区”，一般脉冲的宽度正比于两个输入之间的相差大小。鉴相器结构如图2所示。

2. 压控振荡器

压控振荡器是锁相环中关键部件，在实际应用中有很多种结构，图3是一种常用的结构。其中D延迟单元是整个环路的关键部件，选择单元M负责选择不同的数据通道。

从图3中可以看出，整个压控振荡器是建立在一个带有内部延迟单元的环形振荡器基础上。与灌电流型以及电流调制型压控振荡器相比较，此类差分环形振荡器非常广泛地用在芯片时钟发生电路中，同时内嵌延时单元的压控振荡器有相对较低的VCO增益，所以非常适合于差分控制以及信号路径上电路的实现。实验表明，具有低增益内嵌延时单元的振荡器的“抖动”明显比高增益环小很多，因为在低增益结构中噪声很容易解耦。振荡器内嵌延迟环节的工作频率一般有一定限制，为确保环路单调性，一般上下限之比必须小于2:1，但也可以通过选择适当的分频器比例系数，或者在VCO的信号路径上增加编程能力来有效提高其工作频率范围。VSPACE=12 HSPACE=12 ALT="图4：VCO的噪声曲线。">

压控振荡器的频率范围取决于路径上最长、最短延时，如图3所示，外围虚线框表示最大频率fh的路由，它历经3个延时单元D以及一个选择单元M，内虚线框表示最小频率fl的路由,它的路径包括6个延时单元D以及一个选择单元M，不同单元的选择同时会影响压控振荡器的增益以及环路中心频率。频率范围可以用多路开关来选择不同延时路径来单独确定，从而非常灵活地调节VCO的频率范围，远超于由VCO增益所决定的频率范围。

图3中的延迟单元及选择单元可以建立在PMOS型源耦合差分放大器基础上，该类型放大器带有NMOS型负载，它同时能实现压控摆幅调整，主要通过调整电压及改变有效负载线来实现。电流源的高阻态增加了对源耦合部件的电源噪声抑制，同时，N阱也有效地隔离了P型衬底上的大量噪声，增加系统噪音抑制性能。

仿真结果

使用Cadence中的SpectreRF对所设计电路进行仿真，利用0.6μm，3V/5V，双多晶(Double Poly)、双铝(Double Metal)CMOS工艺参数。VCO是锁相环中关键模块，对VCO做PSS以及PNoise分析，可得到其相位噪声图形，如图4所示，在100kHz处相位噪声近似为－110dBc/Hz。图5是VCO的增益曲线，增益约为380MHz/V，有较好的线性度。

设计总结

由于锁相环中包含模拟电路，噪声干扰也是设计中需要克服的问题。大型数字电路翻转所产生的电源噪声影响锁相环中模拟电路的工作，输出的时钟周期将会因为电源噪声或者其它干扰源(例如MOS管的热噪声)的影响而改变，通常把它称为输出“抖动”。时钟抖动将直接影响到集成电路最高的运行频率，因为它将减少可用的时钟周期。随着可用时钟周期减少，在关键路径上的数字电路在一个周期内得不到足够长的时间来处理数据，直接导致所谓 “关键路径错误”。此外，有大功率芯片干扰或者数模混合电路共衬底时，电源噪声的影响更加明显。VSPACE=12 HSPACE=12 ALT="图5：VCO的增益曲线。">

频率为fm的噪声源在输出端引起的频率偏差Δfout以及相位偏差Δθout可以表示为:

Δθout=Δfout/fm

高频噪声和低频噪声因产生机理不同而体现出来的性能也相差很大,所以在不同的应用场合对其采取的抑制方式也不一样。低频噪声一般包括电源纹波、电阻和晶体管随机热噪声、晶体管随机闪变噪声等。高频噪声主要是来自数字电路的高速翻转以及芯片控制部件的快速切换，在芯片时钟设计中，该类型噪声占主导地位。高频噪声因为其频率比较高，所产生的相位偏移Δθout比较小，一般高频噪声用周期性的“抖动”来描述。

经典的锁相环路中包含有模拟电路，因此对噪声非常敏感，对于片上集成的锁相环路一般采用以下措施来消除噪声：

1. 用电源和地线包围整个锁相环。地线圈能够使锁相环周围的衬底电位保持稳定，恒定的衬底电位能够抑制噪声，而输入输出单元以及其它逻辑电路引入的噪声大部分是通过衬底耦合引入的。

2. 将锁相环路的电源线与芯片其它系统的电源线分离。因为经常在逻辑电路部分或者接口电路部分出现瞬间大电流，导致主电源的电位不断变化。电源电压不断变化将影响锁相环噪声抑制功能，所以在设计锁相环路的电源以及地时，应该考虑将主电源部分与锁相环电源部分分离，并且都用单独的引脚给出。

3. 把锁相环路的输入引脚放置在锁相环路旁边，以免其受到电源波动以及其它干扰的影响。

⑸ 用C语言编写一个模拟windows自带的电子时钟程序

1.这是用windows api写的程序。所以要求是纯c的话就没有办法了
2.其中定时用了两种方法。一种是用取消息。另一种是延时队列。这里只使用了取消息的方法。延时队列由于我机器上是vc6.0，CreateTimerQueue在本人机器上无法使用，需要新的sdk，所以没有加以验证，但取消息的方式是可行的。
3.稍稍验证了下，基本满足要求。

⑹ 用单片机怎么做一个模拟时钟电路

用单片机内部定时器做基本计数，然后按照时钟的进率做就可以了，如果想显示出来接个LED或LCD显示板，不想接出来直接做个串口通信，直接发到PC上观察就行了

⑺ 求救，谁有数字电路实验设计一个数字时钟的Multisim模拟电路图重金重写

这个之前做过的 网上也有类似资料 可以交流下

⑻ 时钟电路的工作原理以及作用是什么菜鸟求解释

时钟电路的工作原理是单片机外部接上振荡器（也可以是内部振荡器）提供高频脉冲经过分频处理后，成为单片机内部时钟信号，作为片内各部件协调工作的控制信号。作用是来配合外部晶体实现振荡的电路，这样可以为单片机提供运行时钟。

以MCS一5l单片机为例随明：MCS一51单片机为l2个时钟周期执行一条指令。也就是说单片机运行一条指令，必须要用r2个时钟周期。没有这个时钟，单片机就跑不起来了，也没有办法定时和进行和时间有关的操作。

时钟电路是微型计算机的心脏，它控制着计算机的二个节奏。CPU就是通过复杂的时序电路完成不同的指令功能的。

MCS一51的时钟信号可以由两种方式产生：一种是内部方式，利用芯片内部的振荡电路，产生时钟信号：另一种为外部方式，时钟信号由外部引入。

如果没有时钟电路来产生时钟驱动单片机，单片机是无法工作的。

(8)模拟电路时钟扩展阅读

在内部方式时钟电路中，必须在XTAL1和XTAL2引脚两端跨接石英晶体振荡器和两个微调电容构成振荡电路，通常C1和C2一般取30pF，晶振的频率取值在1.2MHz～12MHz之间。

对于外接时钟电路，要求XTAL1接地，XTAL2脚接外部时钟，对于外部时钟信号并无特殊要求，只要保证一定的脉冲宽度，时钟频率低于12MHz即可。

晶体振荡器的振荡信号从XTAL2端送入内部时钟电路，它将该振荡信号二分频，产生一个两相时钟信号P1和P2供单片机使用。

时钟信号的周期称为状态时间S，它是振荡周期的2倍，P1信号在每个状态的前半周期有效，在每个状态的后半周期P2信号有效。CPU就是以两相时钟P1和P2为基本节拍协调单片机各部分有效工作的。

⑼ C++程序设计，设计类结构，模拟电子时钟的行走，在屏幕上显示一个活动时钟

已经是一个小项目了 100分 有人愿意做么 我观望。。

⑽ 急求 ： 单片机电子时钟的设计与制作 的实训任务！！

这些元件表明这课题是一个极为传统的电路，你看看最基本的单片机电路即可。主要难点是如何得到精确的时间。