加法器电路原理

A. 全加器的工作原理

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

一位全加器(FA)的逻辑表达式为：

S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出；如果要实现多位加法可以进行级联，就是串起来使用。

比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并行快速相加可以用超前进位加法。

如果将全加器的输入置换成A和B的组合函数Xi和Y（S0…S3控制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构结构。即 X＝f（A，B)；Y＝f（A，B）不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。

假设超前进位加法器中的每个门时延是t，对于4位加法，最多经过4t的时延，而且，即使增加更多的位数，其时延也是4t。

对比串行进位加法器和超前进位加法器，前者线路简单，时延与参与计算的二进制串长度成正比，而后者则是线路复杂，时延是固定值。

通常，对于32的二进制串，可以对其进行分组，每8位一组，组内加法用超前进位加法器，组间进位则用串行进位。采用这种折中方法，既保证了效率，又降低了内部线路复杂度。

B. 加法器的设计原理

加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器均可以用加法器来构成。因此，它也常常是数字信号处理(DSP)系统中的限速元件。通过仔细优化加法器可以得到一个速度快且面积小的电路，同时也大大提高了数字系统的整体性能。1. 加法器设计概述目前，多位加法器有两种主要的构成方式，即串行进位方式和并行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快。串行进位加法器是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器之间的差距也越来越大。因此，在工程实践中，选择加法器往往需要在速度和容量之间进行折中，从而寻找到一个恰到好处的应用方案。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器通过级联构成是较好的选择。本节将通过介绍4位并行加法器和8位串行加法器来讲述这种折中策略的使用。2. 4位并行加法器(1) 并行加法器原理图10-10给出了4位并行二进制加法器的内部结构。可以看出，加法器能够一次性输出4BIT的加法结果和进位逻辑。各位之间是并行关系，但是各级全加器之间仍然是级联关系，这是因为FPGA使用查找表的原理实现加法功能，因而可以直接实现并联加法功能，而不需要优化内部CMOS进位链的结构，如超前进位等。
（点击查看大图）图10-10 4位二进制并行加法器(2) 并行加法器程序例10-3给出了4BIT并行二进制加法器的VHDL语言描述。可以看出，行为级的描述中直接将两个加数进行并行相加，随后将结果的最高位赋值给进位输出端COUT。能够简单地描述并行二进制加法器得益于强大的IEEE库函数，它能够支持并行数据的直接相加并自动转换非等长矢量数据的类型以求得最后的结果。【例10-3】4BIT并行加法器的VHDL描述
-- Mole : 4ADD (ADDER Unit) -- File : 4ADD.vhd -- Library : ieee,....... -- Description : It is a basic example of ADDER Circuit -- Simulator : Quartus 7.2 / Windows XP -- Synthesizer : Quartus 7.2 / WindowsXP -- Author / Designer : Bernlee ([email protected]) -- Revision Number : 1 -- Date of Change : 28th March 2009 -- Modifier : Bernlee ([email protected]) -- Description : Initial Design LIBRARY IEEE;
--调用IEEE库函数 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL;
--调用运算程序包 USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADD4BIT IS
--并行加法器实体入口 PORT( CIN4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
--4位加数A B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
--4位加数B S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
--运算结果 COUT4:OUT STD_LOGIC
--最终进/借位信号 ); END ADD4BIT;
--加法器实体结束 ARCHITECTURE example OF ADD4BIT IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0):="00000";
--求和结果 SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);
--补齐加数长度 BEGIN A5<='0'&A4;
--5位加数A B5<='0'&B4;
--5位加数B S5<=A5+B5+CIN4;
--求和A+B S4<=S5(3 DOWNTO 0);
--求和结果 COUT4<=S5(4);
--最终进/借位 END example; 来源：网界网论坛

C. 二进制加法器电路工作原理,画电路图,文字说明执行过程

二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的运算，而后者表示逻辑关系。二进制加法是“逢二进一”，即1+1=10，而逻辑加则为1+1=1。

D. 加法器原理怎么进行加减乘除

【中文名】：加法器
【外文名】：Pascaline
【定 义】：产生数的和的装置
【作 用】：产生数的和
【出 入】：加数和被加数
【类 型】：一种数位电路
【举 例】：BCD、加三码
【工作原理】：
设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和
si=aiii+ibii+iici+aibici ，(1)
进位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
则 ci+1= gi+pici， (5)
只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。
使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。

E. 简述二进制加法器的原理

二进制数有两个特点：它由两个基本字符0，1组成，二进制数运算规律是逢二进一。
1） 二进制数中只有两个字符0和1，表示具有两个不同稳定状态的元器件。例如，电路中有，无电流，有电流用1表示，无电流用0表示。类似的还比如电路中电压的高，低，晶体管的导通和截止等。
2） 二进制数运算简单，大大简化了计算中运算部件的结构。

F. 8位加法器原理图

8位加法器原理图:

8位加法器：指的是最大容量为8位的加法器。

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。

G. 一位加法器的工作原理，二进制的加法器原理也可以。如二进制中1+1怎样计算等于10

s=a xor b xor cin ; cout=(a and b) or ( cin and (a xor b))
s 是和输出，cout是进位输出，cin是进位，这是全加器公式，两位的加法器，只要将两个全加器级联就行了

H. 模电加法器电路图有哪些

下图是由运算放大器构成的反相加法器的电路图：

uo=-[ui1*RF/R1+ui2*RF/R2]

I. 加法器的工作原理

设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和
si=aiii+ibii+iici+aibici ，(1)进位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
则 ci+1= gi+pici， (5)
只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。
使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。

J. 加法器原理

【中文名】：加法器
【外文名】：Pascaline
【定 义】：产生数的和的装置
【作 用】：产生数的和
【出 入】：加数和被加数
【类 型】：一种数位电路
【举 例】：BCD、加三码
【工作原理】：
设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和
si=aiii+ibii+iici+aibici ，(1)
进位ci+1=aibi+aici+bici ，(2)
令 gi=aibi， (3)
pi=ai+bi， (4)
则 ci+1= gi+pici， (5)
只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。
随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。
使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。