求和門電路

❶ 關於電工電子基礎實驗的相關問題（單級放大電路，組合邏輯電路，解碼器，比例求和運算電路，常用電子儀器

我來回答一下吧。說實話，本人對模擬並不是很熟悉，現在也還在熟悉工。我的工作主要是單片機編程。挑一些能回答的回答吧。
單級放大電路
1.首先要明確電壓的概念。電壓只是一個電勢差！既然是差，就不是針對一個而言，而是兩個，就像運放的差分輸入。兩個輸入端都接信號時，輸入為同相-反相。比如你拿一節5V電池，它的電壓是1.5V對吧。我們這時說的1.5V是相對地而言的。也就是大地是參考點。但是如果你拿1.5V做參考點呢？那麼電池的電壓就是0V了。如果兩個儀器不共地，那麼發送端的信號到了接收端就沒有辦法被正確接收，因為它們沒有統一的參考點。你發送端將5V定義為邏輯1，等接收端接收到以後會按照自己的參考點來判斷這個電平。由於不共地，那麼很可能會誤判，認為他是2V,3V等。。。
2。放大器的性能指標Au很大，理想運放的Au趨近於無窮大。即，輸入一個非常微小的信號，比如幾uV，放大器也能把它「無限」放大，以至接近電源電壓。我的理解是，在此情況下，你的萬用表根本就達不到測量輸入的微小信號的精度。Ri和Ro是輸入和輸出阻抗，Ri是相對於前級電路而言的，表徵的是它從信號源索取電流的大小，Ro是相對於後級負載而言的，表徵的是驅動負載的能力。這兩個參數是計算出來的。
3。對於運放，我覺得不必像三極體那樣考慮他的靜態工作點。運放是把管子封裝在一個黑盒子里，你知道怎麼用就行了。電阻的增大和減小你只需要看和放大有關的電阻即可。進行計算就行了。學習，真的沒有必要按照書本上來，國內的教材很多都是垃圾，誤人子弟。
4.這個是否有意義，要看你的信號是什麼類型的。如果是正弦波，那你用萬用表測量的只是有效值。
比例求和電路
1。運放為什麼要調零。運放的輸入級為差分對管形式，但是由於工藝的問題，兩個管子肯定不會完全對稱，世界上就沒有完全一樣的東西。所以實際運放的特性必定不是理想的。即當輸入為0的時候輸出不為0。因此在使用前我們要調零。
要說明的一點是，這在早期的運放中較為常見，現在的晶元一般都有自動調零。具體問題具體分析好了。
2.3。不確定。但是我覺得調零應該是在開環的狀態下進行。理想運放就是輸入為0時輸出為0。當你調零的時候可以認為輸入端沒有信號，那你反饋回來以後影響誰？影響輸入那你此時的輸入就不是0了，還如何調零呢。相位補償這回事不存在。
任何放大器，既然叫放大，那就是增大了信號的幅度。不會影響相位和頻率。
解碼器
不可以直接加5V，因為數碼管就是一個二極體，其正向電阻較小，有一個最大電流限制，一般10幾個mA左右。超過的話就會燒掉。要串聯電阻才可以。
2一個7段數碼管裡面有7個二極體，它們都是獨立的。所謂共陰就是他們共用一個地，這個地就是COM端。當分別給各個段施加高電平時，對應的段會點亮。所以叫共陰
所謂共陽，就是他們共用一個電源端，這個電源端也是COM端，當分別對各個段施加低電平時，對應的段會被點亮。
5，毫伏表我沒用過。不過他們之間的關系應該是根號2倍的關系，即峰值與有效值的關系。

媽呀，累死我了。你給30分太少了。。。。。。。。有問題的話發我郵箱吧[email protected]

❷ 要期末考試了，求數字電路和物理試題及答案

學院還承擔了22個本、專科專業的高等教育自學考試主考任務，目前自學考試主考物理化學、化工原理：電路、電子技術、電機學、單片機：電路分析、信號與

❸ 《數字電子技術基礎》上的一道題 求解 右上角的的那個門電路是干什麼用的

在時鍾脈沖的控制下，從兩數據的低位開始逐位送到右上角的全加器進行「求和」運算（還包括右下角的D觸發器保存的低一位「求和」結果中的「進位」值），並將每次運算出的「和」與「進位」分別送到上面一組移存器與中右下角的D觸發器保存。

❹ 什麼是三變數的判偶邏輯電路（能舉個電路例子嗎）

第一：三個變數每次輸入相加求

第二：所求的和除二，

第三：整除的判為1（偶數），有小數的判為0（奇數）。

用一個電路實現對之前的一個計數器裡面所記的數是奇數或是偶數的的判定。

列真值表，設輸入ABC三個端鈕，輸出Y，把三變數的八種取值全部羅列，偶數個一時，Y為1，其他為零。根據真值表列表達式，用與非門實現需要對表達式取非，再利用摩根定律將與或關系變換成與非即可。

(4)求和門電路擴展閱讀：

任何時刻輸出信號的邏輯狀態僅取決於該時刻輸入信號的邏輯狀態，而與輸入信號和輸出信號過去狀態無關的邏輯電路。由於組合邏輯電路的輸出邏輯狀態與電路的歷史情況無關，所以它的電路中不包含記憶性電路或器件。

門電路，組合邏輯電路的基本單元。當前組合邏輯電路都已製成標准化、系列化的中、大規模集成電路可供選用。

❺ 全加器的工作原理

全加器英語名稱為full-adder，是用門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。

一位全加器(FA)的邏輯表達式為：

S＝A⊕B⊕Cin；Cout＝AB＋BCin＋ACin，其中A,B為要相加的數，Cin為進位輸入；S為和，Co是進位輸出；如果要實現多位加法可以進行級聯，就是串起來使用。

比如32位+32位，就需要32個全加器；這種級聯就是串列結構速度慢，如果要並行快速相加可以用超前進位加法。

如果將全加器的輸入置換成A和B的組合函數Xi和Y（S0…S3控制）,然後再將X,Y和進位數通過全加器進行全加，就是ALU的邏輯結構結構。即 X＝f（A，B)；Y＝f（A，B）不同的控制參數可以得到不同的組合函數,因而能夠實現多種算術運算和邏輯運算。

假設超前進位加法器中的每個門時延是t，對於4位加法，最多經過4t的時延，而且，即使增加更多的位數，其時延也是4t。

對比串列進位加法器和超前進位加法器，前者線路簡單，時延與參與計算的二進制串長度成正比，而後者則是線路復雜，時延是固定值。

通常，對於32的二進制串，可以對其進行分組，每8位一組，組內加法用超前進位加法器，組間進位則用串列進位。採用這種折中方法，既保證了效率，又降低了內部線路復雜度。

❻ 請問怎樣設計一2位二進制數相加的邏輯電路，可以用任何門電路實現。

你是計算機科學與技術2班的嗎??
哈哈老師今天才講的課啊
就不記得了?? 答案補充 你是想讓我把圖發給你嗎??
這個圖可很難畫啊!!
不過我可以給你個真值表如果你看了真值表後還沒思路的話我再給你想辦法搞個圖 答案補充 既然你也是學這個的那就不麻煩我了
看看書吧
能看懂的 答案補充 你應該知道全加器吧!!
每個全加器有5條引腳,A,B是進行加法的兩個數,S是相加的和,C1是進位輸入信號C2是進位輸出信號

❼ 數字電路

1、與非門實現與非功能，即L=—（A·B）【用—表示非】 A、B先與 再求非,輸入同時為1輸出才為0，否則為1（0的屏蔽作用）。真值表如下：
A B L
0 0 1
0 1 1
1 0 1
1 1 0
異或門L=A(+)B,輸入不同則輸出為1，否則為0（可用於半加器設計），真值表如下:
A B L
0 0 0
0 1 1
1 0 1
1 1 0
全加器能進行加數，被加數和地位來的進位信號相加，並根據求和結果給出該位的進位信號。真值表如下:(Ci為低位進位信號 Co為進位信號 S為和)
A B Ci Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

2、TTL門電路的空載功耗與CMOS門的靜態功耗相比，是較大的，約為數十毫瓦（mw）而後者僅約為幾十納(10-9)瓦；

速度上通常以為TTL門的速度高於CMOS門電路。影響 TTL門電路工作速度的主要因素是電路內部管子的開關特性、電路結構及內部的各電阻阻數值。

集成門電路多餘輸入端一般不讓懸空（如TTL與非門輸入端懸空可以相當於高電平），以防止干擾信號的引入。處理以不改變電路工作狀態和穩定可靠為原則。有以下方法：1、把多餘端和其他輸入端連在一起；2、根據邏輯要求可以將「與門」或者「與非門」的多餘輸入端通過1-3千歐的電阻接正電源。將「或門」 「或非門」多餘端接地。
高速電路應採用第二種方法。

3、我做實驗結果是：其餘輸入端為高電平（邏輯1）時，連續脈沖能通過，但是有半個周期的時移（由於「非」功能的作用）；其餘輸入端為低電平（邏輯0）時，輸出一直為高電平。

希望對你有幫助，有疑問q我 273158963，互相學習。

祝你學習愉快！！~

❽ 全加器的Ci-1什麼意思啊。研究半天看不懂啊

給你舉個最簡單的例子：

以十進制計算為例：146+287=？

如果個位相加，應該是6+7+0=13，其中求和結果13中的1就是向高位十位產生的進位，也就是你真值表中的Ci；3就是Si。

而加式6+7+0中的0就是Ci-1。因為是最低位，所以比它還低就沒有進位信號了。

如果十位相加，應該是4+8再加上各位產生的進位1，所以加式為：4+8+1=13。

其中求和結果13中的1就是向高位百位產生的進位，也就是你真值表中的Ci；3就是Si。

而加式4+8+1中的1就是Ci-1，因為是次低位，比它低的個位向它產生了進位信號1，所以此時的Ci-1就為1了。

其實二進制的加法和十進制的規律是一模一樣的，只不過一個是「逢二進一」一個是「逢十進一」而已。 全加器是實現某一位二進制數相加的電路，多位二進制數相加是需要多個全加器配合實現的。

❾ 畫出全加器邏輯圖並給出進位公式

二進制全加器

用於門電路實現兩個二進制數相加並求出和的組合線路，稱為一位全加器。一位全加器可以處理低位進位，並輸出本位加法進位。多個一位全加器進行級聯可以得到多位全加器。常用二進制四位全加器74LS283。提供與非門的是74LS86，有4個與非門。

加法器由一個加法位和一個進位位組成。 進位位可以通過與門實現。 加法位需要通過或門和與非門組建的異或門（需要與門將兩個邏輯門連接）實現。

將加法位和進位位連接，實現加法位輸出和進位位輸出。 通過以上幾步就已近組建好了一個半加器。 將兩個半加器和一個或門連接就組建成了一個全加器（二進制加法器）。

若想實現更多位數需要將跟多的全加器連接，一個全加器是二位，八個全加器連接就是八位，同樣n個相連就是n位。

參考資料來源：網路-全加器

❿ 設計一2位二進制數相加的邏輯電路

1位二進制數相加的邏輯電路，其實就是一個異或門電路！！

2位二進制數相加的邏輯電路圖如下：