電路上LA

A. 電路中為什麼要加上拉電阻呢

1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在COMS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:

1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。

上拉電阻實際上是集電極輸出的負載電阻。不管是在開關應用和模擬放大，此電阻的選則都不是拍腦袋的。工作在線性范圍就不多說了，在這里是討論的是晶體管是開關應用，所以只談開關方式。找個TTL器件的資料單獨看末級就可以了，內部都有負載電阻根據不同驅動能力和速度要求這個電阻值不同，低功耗的電阻值大，速度快的電阻值小。但晶元製造商很難滿足應用的需要不可能同種功能晶元做許多種，因此乾脆不做這個負載電阻，改由使用者自己自由選擇外接，所以就出現OC、OD輸出的晶元。由於數字應用時晶體管工作在飽和和截止區，對負載電阻要求不高，電阻值小到只要不小到損壞末級晶體管就可以，大到輸出上升時間滿足設計要求就可，隨便選一個都可以正常工作。但是一個電路設計是否優秀這些細節也是要考慮的。集電極輸出的開關電路不管是開還是關對地始終是通的，晶體管導通時電流從負載電阻經導通的晶體管到地，截止時電流從負載電阻經負載的輸入電阻到地，如果負載電阻選擇小點功耗就會大，這在電池供電和要求功耗小的系統設計中是要盡量避免的，如果電阻選擇大又會帶來信號上升沿的延時，因為負載的輸入電容在上升沿是通過無源的上拉電阻充電，電阻越大上升時間越長，下降沿是通過有源晶體管放電，時間取決於器件本身。因此設計者在選擇上拉電阻值時，要根據系統實際情況在功耗和速度上兼顧.

B. 電路中上拉電阻的工作原理如何

電源到元件間的叫上拉電阻,作用是平時使該腳為高電平
地到元件間的叫下拉電阻,作用是平回時使該腳答為低電平
上拉電阻和下拉電阻的范圍由器件來定(我們一般用10K)
+Vcc
+------+=上拉電阻
|+-----+
|元件|
|+-----+
+------+=下拉電阻
-Gnd
一般來說上拉或下拉電阻的作用是增大電流，加強電路的驅動能力
比如說51的p1口
還有，p0口必須接上拉電阻才可以作為io口使用
上拉和下拉的區別是一個為拉電流，一個為灌電流
一般來說灌電流比拉電流要大
也就是灌電流驅動能力強一些

C. 上拉電路的原理.上拉電路是怎麼上拉的

通常就是埠接一個1K~50K的電阻到電源正極。主要原因就是在一開始通電時，要給埠一個確定的電位，或高或低，而以前的集成電路埠大多沒有集成或是功耗原因，沒有上拉電阻，這就要外接才行

D. 電路中為什麼要上拉電阻和下拉電阻

上拉電阻和下拉電阻一般應用在數字電路的i/o端。
一般來說i/o端增加上拉電阻和下拉電阻有兩個作用：
1、確認初始態。這個對於採用cmos工藝的數字電路尤其重要。因為如果不加上拉電阻或下拉電阻，當電路上電後，柵電壓屬於三態（可高可低），對內部電路初始態會造成影響。
2、增加上拉電阻或下拉電阻會對數字信號的沿造成影響。上拉電阻會減小數字信號上升沿時間，上拉電阻會減小數字信號下降沿時間。需要根據電路對沿的要求來匹配。

E. 電路中的弱電拉高和普通的上拉有什麼區別

上拉是指通過一個連接在IO口可電源之間的電阻將不確定或高電平驅動能力不夠的電位控制在高電平。
上拉電阻越大，驅動能力越強，抗干擾能力越強，功耗也越大。在高速電路中，對信號上升沿有一定的抑製作用，需要注意。
上拉電阻一般取值在1kΩ~10kΩ之間。
弱上拉和強上拉的說法不是很規范！

F. 什麼是上拉電阻和下拉電阻，都有什麼用

一、上拉就是將不確定的信號通過一個電阻鉗位在高電平，電阻同時起限流作用。

上拉電阻的作用：

1、當TTL電路驅動CMOS電路時，如果電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。

3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在CMOS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗， 提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限，增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。

二、下拉電阻是直接接到地上，接二極體的時候電阻末端是低電平。

下拉電阻的作用：

1、提高電壓准位：

a、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

b、OC門電路必須加上拉電阻，以提高輸出的高電平值。

2、加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

3、N/Apin防靜電、防干擾：在COMS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗， 提供泄荷通路。

同時管腳懸空就比較容易接受外界的電磁干擾。

4、電阻匹配，抑制反射波干擾：長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

5、預設空間狀態/預設電位：在一些 CMOS 輸入端接上或下拉電阻是為了預設預設電位。 當你不用這些引腳的時候， 這些輸入端下拉接 0 或上拉接 1。在I2C匯流排等匯流排上，空閑時的狀態是由上下拉電阻獲得

6、提高晶元輸入信號的雜訊容限：輸入端如果是高阻狀態，或者高阻抗輸入端處於懸空狀態，此時需要加上拉或下拉，以免收到隨機電平而影響電路工作。

同樣如果輸出端處於被動狀態，需要加上拉或下拉，如輸出端僅僅是一個三極體的集電極。從而提高晶元輸入信號的雜訊容限增強抗干擾能力。

(6)電路上LA擴展閱讀：

上拉電阻的缺點：

當電流流經時其將消耗額外的能量，並且可能會引起輸出電平的延遲。某些邏輯晶元對於經過上拉電阻引入的電源供應瞬間狀態較為敏感，這樣就迫使為上拉電阻配置獨立的、帶有濾波的電壓源。

下拉電阻原則和上拉電阻是一樣的，下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：

1、驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計時應注意兩者之間的均衡。

2、下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。

3、高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。

4、頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每埠不大於100uA,設輸出口驅動電流約500uA，標准工作電壓是5V，輸入口的高低電平門限為0.8V(低於此值為低電平)；2V(高電平門限值)。

G. 電路中上拉電阻和下拉電子有什麼作用》

數字電路有三種狀態：高電平、低電平和高阻狀態。但有些場合卻不希望出現高阻狀態，通過上拉電阻或者下拉電阻就可以使電路處於穩定的狀態，具體視設計要求而定。輸出高電平是要有足夠的電流給後面的輸入口，輸出低電平要限制住吸入電流的大小

上下拉電阻的應用道理類似，下面就以上拉電阻為例說明：
1.上拉電阻的作用
① 當前端邏輯輸出驅動輸出的高電平低於後級邏輯電路輸入的最低高電平時，就需要在前級的輸入端接上拉電阻，以提高輸出高電平的值；同時提高晶元輸入信號的雜訊容限，以增強抗干擾能力。
②為加大高電平輸出時引腳的驅動能力，有的單片機引腳上也常使用上拉電阻。
③OC門必須加上上拉電阻是引腳懸空有確定的狀態，實現「線與」功能。

④在CMOS晶元上，為了防止靜電造成損壞，不用的引腳不能懸空，一般都要接上上拉電阻降低輸入阻抗，提供泄荷通路。
⑤引腳懸空比較容易受到外界電磁干擾，加上拉電阻可以提高匯流排的抗電磁干擾能力。
⑥長線傳輸中電阻不匹配容易引起反射波阻抗，加上下拉電阻是電阻匹配，有效的抑制反射波干擾
下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已，那樣電平就會被拉低。 下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。
拉電阻是用來解決匯流排驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是灌電流。

H. 什麼是漏極開路什麼是上拉電阻·電路，下拉呢

一、漏極開路：漏極開路（Open Drain）即高阻狀態，適用於輸入/輸出，其可獨立輸入/輸出低電平和高阻狀態，若需要產生高電平，則需使用外部上拉電阻或使用如LCX245等電平轉換晶元。同時具有很大的驅動能力，可以作為緩沖器使用。

二、上拉電阻·電路：含有上拉電阻的電路組成叫做上拉電阻·電路。在上拉電阻所連接的導線上，如果外部組件未啟用，上拉電阻則「微弱地」將輸入電壓信號「拉高」。當外部組件未連接時，對輸入端來說，外部「看上去」就是高阻抗的。

通過上拉電阻可以將輸入埠處的電壓拉高到高電平。如果外部組件啟用，它將取消上拉電阻所設置的高電平。通過這樣，上拉電阻可以使引腳即使在未連接外部組件的時候也能保持確定的邏輯電平。

三、下拉電阻·電路：含有下拉電阻的電路組成叫做下拉電阻·電路。下拉電阻是直接接到地上，接二極體的時候電阻末端是低電平。概述圖中，下部的一個偏置電阻因為是接地，因而叫做下拉電阻，意思是將電路節點的電平向低方向（地）拉。

(8)電路上LA擴展閱讀：

上拉電阻·電路的作用：

1、當TTL電路驅動CMOS電路時，如果電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V）， 這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。

3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在CMOS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗， 提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限，增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。

I. 在電路設計中，上拉電阻的作用是什麼

專業解答：

1：電路設計中，上拉就是將不確定的信號通過一個電阻嵌位在高電平,電阻同時起限流作用,下拉同理.

2：上拉是對器件注入電流，下拉是輸出電流,弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分,對於非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。